JPH06268489A - 可変遅延線 - Google Patents

可変遅延線

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JPH06268489A JP6041720A JP4172094A JPH06268489A JP H06268489 A JPH06268489 A JP H06268489A JP 6041720 A JP6041720 A JP 6041720A JP 4172094 A JP4172094 A JP 4172094A JP H06268489 A JPH06268489 A JP H06268489A
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    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator

Abstract

(57)【要約】 【目的】 幅広い遅延範囲を有し、最大遅延量において
も、論理の立ち上がり時間及び立ち下がり時間が遅くな
ることなく、従来の遅延線よりも最低遅延量がさらに小
さい可変遅延線を提供すること。さらに、この遅延線を
リング発振器に応用すること。 【構成】 に示された本発明の一実施例による可変遅延
線１０は、３段（論理ゲート）の遅延線で、長い伝搬遅
延を有する一連の低速論理ゲート１１とそれに並列に接
続された短い伝搬遅延を有する高速論理ゲート１４とを
有する。伝送ゲート１５は、制御信号ＶＣＮ、ＶＣＰに
応じて、低速論理ゲート１１と高速論理ゲート１４との
間の結合量を変化させて、可変遅延線１０を伝搬する遅
延量を変化させる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、遅延線に関し、特に、
論理ゲートを用いた可変遅延線と可変周波数リング発振
器に関する。
【０００２】
【従来の技術】遅延線は、例えば、遅延ロックループク
ロック生成器のような集積回路の様々な分野で用いられ
ている。この遅延線は、集積回路上に一連の論理インバ
ータをカスケード接続し、この遅延線に沿って、タップ
として機能するインバータの間を接続することにより形
成している。この遅延線の遅延量を制御する１つの方法
は、インバータに供給される電力を変化（制限）するこ
とである。別の方法は、インバータの出力にかかるキャ
パシタンスの量を変化させることである。
【０００３】上記の遅延量制御の方法の欠点は、その遅
延量の下限が制限される点である。例えば、電流を「制
限」されたインバータを用いた遅延線の最低遅延量は、
このインバータが電流制限されていない場合よりも相当
に長い。さらに、その最大遅延量の点において、インバ
ータを伝搬する信号は、その立ち上がりと立ち下がり時
間が遅いために、この遅延線に接続されている回路に安
定性が欠けることである。
【０００４】活性遅延線の入力をその出力に結合するこ
とにより、リング発振器を形成しており、このリング発
振器は、例えば、集積回路用の位相ロックループ内で広
く用いられている。この発振器は奇数の反転遅延段（論
理インバータ）を直列に接続して、リングを形成し、そ
の発振周波数は、このインバータの遅延により決定され
る。各インバータによる遅延量の制御は上述した通りで
ある。上記した可変遅延線の問題に関連して、このリン
グ発振器の発振周波数は幅広く変化できるが、その最大
発振周波数は、この発振器を実現するのに用いられる論
理技術に可能な最大周波数よりもかなり低い。さらに、
この発振器の最小周波数は、発振器の出力を利用する回
路にとって、十分な振幅を有しておらず、この発振器
は、発振を維持するのに十分でないインバータのゲイン
に起因して、発振が完全に停止してしまうことがある。
さらに、制御信号と発振周波数との関係は非線形となる
など問題がある。
【０００５】
【発明が解決しようとする課題】従って、本発明の目的
は、可変遅延線において、幅広い遅延範囲を有し、最大
遅延量においても、論理の立ち上がり時間及び立ち下が
り時間が遅くなることなく、従来の遅延線よりも最低遅
延量がさらに小さい可変遅延線を提供することである。
さらに、リング発振器において、幅広い周波数の変動範
囲と従来の発振器よりも最大発振周波数がさらに高く、
最低発振器の最低周波数において、十分な振幅と信頼性
のある発振を提供できるリング発振器を提供することで
ある。さらに、制御信号と発振器周波数がほぼ線形な関
係を有する発振器を提供することである。
【０００６】
【課題を解決するための手段】本発明の可変遅延線は、
特許請求の範囲に記載したとうりである。
【０００７】
【実施例】図１に示された本発明の一実施例による可変
遅延線１０は、３段（論理ゲート）の遅延線で、長い伝
搬遅延を有する一連の低速論理ゲート１１とそれに並列
に接続された短い伝搬遅延を有する高速論理ゲート１４
とを有する。伝送ゲート１５は、制御信号ＶＣＮ、ＶＣ
Ｐに応じて、低速論理ゲート１１と高速論理ゲート１４
との間の結合量を変化させて、可変遅延線１０を伝搬す
る遅延量を変化させる。
【０００８】出力（遅延）１６と出力（リング発振器
用）１７が提供される。この出力（遅延）１６は、最速
の立ち上がり時間及び立ち下がり時間を有する。その理
由は、高速論理ゲート１４により駆動されるためであ
る。最速の立ち上がり時間及び立ち下がり時間を有する
論理信号により駆動される後続の論理回路（図示せず）
を有するのが好ましいので、この出力（遅延）１６は、
別の論理回路を駆動するのに用いられている。特に、可
変遅延線１０を伝搬する長い遅延量においては、出力
（遅延）１６よりも長い立ち上がり時間及び立ち下がり
時間を有するので、出力（リング発振器用）１７は、以
下に説明するようにリング発振器として有用である。
【０００９】低速論理ゲート１１と高速論理ゲート１４
は、共通のＣＭＯＳインバータ（図２）として示されて
いる。この低速論理ゲート１１は、低出力電流を提供す
る大きさで、可変遅延線１０（図１）の最長遅延を決定
する。これに対し、高速論理ゲート１４は、大きな電流
を提供する大きさで、ここに用いられている最小の伝搬
遅延を有する。例えば、低速の低速論理ゲート１１に対
しては、Ｎ−チャネルとＰ−チャネルのトランジシタ
で、その長さ対幅の比は、それぞれ、１０：１と２０：
１で、低速論理ゲート１１の遅延量は、図１に示される
低速論理ゲート１１の最低負荷である約０．１ｐＦの負
荷キャパシタンスの時には、１０ｎｓとなる。高速の高
速論理ゲート１４に対しては、Ｎ−チャネルトランジス
タ及びＰ−チャネルトランジスタの長さ対幅の比は、そ
れぞれ３：１０と６：１０で、図１の高速論理ゲート１
４の最大負荷である約０．２５ｐＦのキャパシタンス負
荷がかかるインバータにおいては、約１ｎｓの伝搬遅延
となる。
【００１０】図３に示すように、伝送ゲート１５は、Ｎ
−チャネルＭＯＳＦＥＴトランジスタとＰ−チャネルＭ
ＯＳＦＥＴトランジスタで、そのドレインとソースが共
通であるような従来の構成を有している。制御信号ＶＣ
Ｎ、ＶＣＰにそれぞれ接続されたゲートは、伝送ゲート
１５の対応するトランジスタの導電性を制御し、その結
果、可変遅延線１０の全遅延量を制御する。
【００１１】制御信号ＶＣＮとＶＣＰとの間の関係は図
４に示す通りである。このため、制御信号ＶＣＮとＶＣ
Ｐとは、電圧ＶＣＮが増加すると、電圧ＶＣＰが減少す
るような相補的関係である。かくして、伝送ゲート１５
のＮ−チャネルトランジスタとＰ−チャネルトランジス
タの両方の導電性は、同時に変化することになる。さら
に、Ｎ−チャネルトランジスタとＰ−チャネルトランジ
スタの導電性は、ほぼ同一であることが好ましい。制御
信号が、伝送ゲート１５の導電性を増加させるように変
化すると、可変遅延線１０の遅延量は減少する。
【００１２】可変遅延線１０において、その出力（リン
グ発振器用）１７を入力点に結合すると、可変周波数リ
ング発振器２２が図５のように形成される。可変周波数
リング発振器２２の出力は、出力（遅延）１６から取り
出される。可変周波数リング発振器２２の発振周波数
は、可変遅延線１０を介した遅延量により決定される。
可変周波数リング発振器２２の最小周波数は、可変遅延
線１０の最大遅延量により決定されるので、可変周波数
リング発振器２２の信頼性のある発振は、最小周波数で
行われる。さらに、発振の最大周波数は、可変遅延線１
０が最小遅延量の場合に発生する。
【００１３】可変周波数リング発振器２２の出力周波数
を基準信号と比較し、可変周波数リング発振器２２の周
波数を制御するために従来の位相検知装置２１を追加す
ることにより（例えば、チャージポンプ位相検知器に相
補出力を追加）、位相ロックループ２０が形成される。
【００１４】具体的な実験結果 可変周波数リング発振器２２は、図１に示すような可変
遅延線１０を用いて集積回路上に形成される。０．９μ
ｍＣＭＯＳプロセスにおいて、上記のような大きさのト
ランジスタを用いると、可変周波数リング発振器２２
は、約１０から１００ＭＨｚの周波数範囲を有する。
【００１５】可変遅延線１０を実現するために、ＣＭＯ
Ｓ以外の技術も用いることができる。遅延線のインバー
タ段の数は、必要により増減できる。図５に示すような
可変周波数リング発振器２２おいては、奇数（３以上）
のインバータ段が必要である。さらに、低速論理ゲート
１１と高速論理ゲート１４は、ＮＡＮＤ、またはＮＯＲ
ゲートのようなより複雑な論理機能を有するものでもよ
く、さらに、全ての論理ゲートは必ずしも反転する必要
はない。
【００１６】
【発明の効果】以上述べたように、本発明によれば、簡
単な構成で、幅の広い遅延量を有する可変遅延線を提供
できる。
【図面の簡単な説明】
【図１】本発明の一実施例による電圧制御可変遅延線の
ブロック図である。
【図２】論理インバータの回路図である。
【図３】図１の実施例に用いられる伝送ゲートの回路図
である。
【図４】図１の発振器の制御電圧と発振周波数との関係
を示すグラフである。
【図５】位相ロックループ内の電圧制御リング発振器を
表す本発明のブロック図である。
【符号の説明】
１０ 可変遅延線 １１ 低速論理ゲート １４ 高速論理ゲート １６ 出力（遅延） １５ 伝送ゲート １７ 出力（リング発振器用） ２０ 位相ロックループ ２１ 位相検知装置 ２２ 可変周波数リング発振器

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 入力（ＩＮ）と、出力（ＯＵＴ）とを有
    する可変遅延線（１０）において、 前記入力と出力との間に直列接続される一連の複数の低
    速論理ゲート（１１）と、 前記低速論理ゲート（１１）の各々に並列に接続される
    一連の複数の高速論理ゲート（１４）と、 制御信号（ＶＣＰ、ＶＣＮ）に応答して、前記高速論理
    ゲート（１４）の出力を前記低速論理ゲート（１１）の
    対応する出力に可変的に結合する複数の結合手段（１
    ５）と、 からなり、 前記低速論理ゲート（１１）の遅延量は、前記高速論理
    ゲート（１４）の遅延量よりも長く、前記制御信号は、
    前記遅延線の遅延量を決定することを特徴とする可変遅
    延線。
  2. 【請求項２】 前記結合手段（１５）は、伝送ゲートで
    あることを特徴とする請求項１の可変遅延線。
  3. 【請求項３】 前記低速論理ゲート（１１）と高速論理
    ゲート（１４）は、インバータであることを特徴とする
    請求項２の遅延線。
  4. 【請求項４】 前記低速論理ゲート（１１）と高速論理
    ゲート（１４）は、ＣＭＯＳインバータで、 前記伝送ゲートは、共通のソースとドレインを有する相
    補型ＭＯＳＦＥＴであることを特徴とする請求項２の遅
    延線。
  5. 【請求項５】 前記低速論理ゲート（１１）の入力は、
    その出力に接続されてリング発振器を形成することを特
    徴とする請求項３の遅延線。
  6. 【請求項６】 遅延線の出力に結合され、基準信号（Ｒ
    ＥＦ）に応答して、制御信号に生成する位相検知装置
    （２１）をさらに有することを特徴とする請求項５の遅
    延線。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07273618A (ja) * 1994-03-30 1995-10-20 Nec Corp クロックドライバ回路
JP3703516B2 (ja) * 1994-04-25 2005-10-05 セイコーインスツル株式会社 発振回路
JP2755181B2 (ja) * 1994-08-12 1998-05-20 日本電気株式会社 電圧制御発振器
US5677642A (en) * 1994-11-01 1997-10-14 At&T Global Information Solutions Company Signal generator with supply voltage tolerance
US5539351A (en) * 1994-11-03 1996-07-23 Gilsdorf; Ben Circuit and method for reducing a gate volage of a transmission gate within a charge pump circuit
DE19736857C1 (de) * 1997-08-23 1999-01-07 Philips Patentverwaltung Ringoszillator
JP3282792B2 (ja) * 1997-08-27 2002-05-20 株式会社リコー 電圧制御発振器及びこれを用いた半導体集積回路及び位相同期ループ回路及びこれを用いた中間周波数処理回路
JPH11122083A (ja) * 1997-10-09 1999-04-30 Toshiba Corp リングオシレータ及びゲート遅延時間測定法
US6356132B1 (en) 2000-01-31 2002-03-12 Agere Systems Guardian Corp. Programmable delay cell
JP3676213B2 (ja) * 2000-09-05 2005-07-27 シャープ株式会社 遅延回路及びそれを用いたリング発振器
US6559727B2 (en) * 2000-11-30 2003-05-06 International Business Machines Corporation High-frequency low-voltage multiphase voltage-controlled oscillator
US6809602B2 (en) * 2001-10-11 2004-10-26 International Business Machines Corporation Multi-mode VCO
DE10301638B4 (de) * 2003-01-17 2005-01-27 Universität Stuttgart Mehrstufiger Ringoszillator
SE524315C2 (sv) * 2003-03-11 2004-07-27 Bofors Defence Ab Transmissionsledning
GB2403082B (en) 2003-06-18 2005-08-31 Motorola Inc Arrangement and method for digital delay line
US6963250B2 (en) * 2003-11-20 2005-11-08 International Business Machines Corporation Voltage controlled oscillator with selectable frequency ranges
US7002420B2 (en) * 2004-01-22 2006-02-21 International Business Machines Corporation Interleaved VCO with body voltage frequency range control
US7130226B2 (en) * 2005-02-09 2006-10-31 Micron Technology, Inc. Clock generating circuit with multiple modes of operation
US7411464B1 (en) * 2006-05-08 2008-08-12 Altera Corporation Systems and methods for mitigating phase jitter in a periodic signal
JP2008228096A (ja) * 2007-03-14 2008-09-25 Fujitsu Ltd 可変遅延回路、可変遅延装置およびｖｃｏ回路
US8643418B2 (en) * 2011-06-02 2014-02-04 Micron Technology, Inc. Apparatus and methods for altering the timing of a clock signal
US8717835B2 (en) 2011-08-23 2014-05-06 Micron Technology, Inc. Apparatuses and methods for compensating for power supply sensitivities of a circuit in a clock path
US20140077857A1 (en) * 2012-09-14 2014-03-20 John W. Poulton Configurable delay circuit
US9071235B2 (en) * 2013-10-18 2015-06-30 Micron Technology, Inc. Apparatuses and methods for changing signal path delay of a signal path responsive to changes in power
US9571076B2 (en) * 2014-10-14 2017-02-14 Samsung Electronics Co., Ltd. Bidirectional delay circuit and integrated circuit including the same
US9673793B2 (en) 2014-12-03 2017-06-06 Micron Technology, Inc. Apparatuses and methods for adjusting timing of signals

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR860001485B1 (ko) * 1982-09-13 1986-09-26 산요덴기 가부시기가이샤 애널로그스위치회로
JPS5974721A (ja) * 1982-10-21 1984-04-27 Toshiba Corp シユミツト・トリガ回路
JPS5996937U (ja) * 1982-12-20 1984-06-30 日本電気株式会社 シユミツト・トリガ回路
EP0171022A3 (en) * 1984-07-31 1988-02-03 Yamaha Corporation Signal delay device
US4641048A (en) * 1984-08-24 1987-02-03 Tektronix, Inc. Digital integrated circuit propagation delay time controller
EP0253914A1 (de) * 1986-07-23 1988-01-27 Deutsche ITT Industries GmbH Isolierschicht-Feldeffekttransistor-Gegentakttreiberstufe mit Kompensierung von Betriebsparameterschwankungen und Fertigungsstreuungen
US4833695A (en) * 1987-09-08 1989-05-23 Tektronix, Inc. Apparatus for skew compensating signals
US4795923A (en) * 1987-11-25 1989-01-03 Tektronix, Inc. Adjustable delay circuit
US4862020A (en) * 1988-06-20 1989-08-29 Tektronix, Inc. Electronic delay control circuit having pulse width maintenance
US5051625B1 (en) * 1988-10-28 1993-11-16 Nissan Motor Co.,Ltd. Output buffer circuits for reducing noise
SE469203B (sv) * 1988-11-18 1993-05-24 Ellemtel Utvecklings Ab Foerfarande och anordning foer att restaurera en datasignal
US5075569A (en) * 1989-03-17 1991-12-24 Tektronix, Inc. Output device circuit and method to minimize impedance fluctuations during crossover
US5012142A (en) * 1989-07-28 1991-04-30 At&T Bell Laboratories Differential controlled delay elements and skew correcting detector for delay-locked loops and the like
US5192886A (en) * 1990-03-15 1993-03-09 Hewlett-Packard Company Sub-nanosecond calibrated delay line structure
JP3077813B2 (ja) * 1990-05-11 2000-08-21 ソニー株式会社 プログラマブル遅延回路
US5245231A (en) * 1991-12-30 1993-09-14 Dell Usa, L.P. Integrated delay line

Also Published As

Publication number Publication date
DE69403974D1 (de) 1997-08-07
EP0613246A1 (en) 1994-08-31
DE69403974T2 (de) 1997-10-16
KR940021422U (ko) 1994-09-24
EP0613246B1 (en) 1997-07-02
JP3017010B2 (ja) 2000-03-06
US5434525A (en) 1995-07-18
ES2103106T3 (es) 1997-08-16
KR200156574Y1 (ko) 1999-09-01

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