JP2001177381A - 電圧制御発振器 - Google Patents
電圧制御発振器Info
- Publication number
- JP2001177381A JP2001177381A JP2000253557A JP2000253557A JP2001177381A JP 2001177381 A JP2001177381 A JP 2001177381A JP 2000253557 A JP2000253557 A JP 2000253557A JP 2000253557 A JP2000253557 A JP 2000253557A JP 2001177381 A JP2001177381 A JP 2001177381A
- Authority
- JP
- Japan
- Prior art keywords
- oscillator
- stage
- signal
- change
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
Abstract
(57)【要約】
【課題】 電圧制御発振器において、入力電圧がしきい
値電圧より低いときの問題や、電圧が高いときに線形応
答が劣化する問題を解決する構造を提供する。 【解決手段】 2個のリング発振器３０と３２を有する
電圧制御発振器を提供する。各発振器段１４はインバー
タ１６と、レベル変化加速回路１８と、レベル変化減速
回路２０を含む。レベル変化加速回路１８は入力制御信
号Ｖctrlに応じて、インバータ１６を通る伝播遅延を短
縮させることにより発振器周波数を増加させる。レベル
変化減速回路２０は入力制御信号Ｖctrlに応じて、イン
バータ１６を通る伝播遅延を延長させることにより発振
器周波数を減少させる。２個のリング発振器３０と３２
内の対応する発振器段１４の出力信号線の間に対向する
インバータの対３４、３６、３８、４０、４２を設けて
２個のリング発振器を逆相に固定する。
値電圧より低いときの問題や、電圧が高いときに線形応
答が劣化する問題を解決する構造を提供する。 【解決手段】 2個のリング発振器３０と３２を有する
電圧制御発振器を提供する。各発振器段１４はインバー
タ１６と、レベル変化加速回路１８と、レベル変化減速
回路２０を含む。レベル変化加速回路１８は入力制御信
号Ｖctrlに応じて、インバータ１６を通る伝播遅延を短
縮させることにより発振器周波数を増加させる。レベル
変化減速回路２０は入力制御信号Ｖctrlに応じて、イン
バータ１６を通る伝播遅延を延長させることにより発振
器周波数を減少させる。２個のリング発振器３０と３２
内の対応する発振器段１４の出力信号線の間に対向する
インバータの対３４、３６、３８、４０、４２を設けて
２個のリング発振器を逆相に固定する。
Description
【０００１】
【発明の属する技術分野】本発明は電圧制御発振器の分
野に関する。特に、本発明はディジタル回路駆動用のク
ロック信号を生成するのに適した型の電圧制御発振器に
関するが、これに限られるものではない。
野に関する。特に、本発明はディジタル回路駆動用のク
ロック信号を生成するのに適した型の電圧制御発振器に
関するが、これに限られるものではない。
【０００２】
【従来の技術】ディジタル回路が小型になり速度が増す
に従って、雑音とジッタのないクロック信号を生成する
ことは一層困難になる。ディジタル装置内でクロック信
号を合成するには、電圧制御発振器を含む位相同期ルー
プ装置がよく用いられている。電圧制御発振器が生成す
る出力信号の周波数は入力制御信号に依存する。一般に
入力制御信号は大部分の時間は浮動しており、装置内で
特に感度の高いノードなので、小さくても雑音電圧があ
れば周波数は大きくシフトする。例えば、入力制御電圧
が１ボルト変わると、発振器の出力信号周波数は１００
ＭＨｚ変わる。入力制御信号はシングルエンド型か差動
型である。
に従って、雑音とジッタのないクロック信号を生成する
ことは一層困難になる。ディジタル装置内でクロック信
号を合成するには、電圧制御発振器を含む位相同期ルー
プ装置がよく用いられている。電圧制御発振器が生成す
る出力信号の周波数は入力制御信号に依存する。一般に
入力制御信号は大部分の時間は浮動しており、装置内で
特に感度の高いノードなので、小さくても雑音電圧があ
れば周波数は大きくシフトする。例えば、入力制御電圧
が１ボルト変わると、発振器の出力信号周波数は１００
ＭＨｚ変わる。入力制御信号はシングルエンド型か差動
型である。
【０００３】差動型制御電圧装置はシングルエンド型装
置より設計と微調整が複雑である。また差動型装置は内
部回路が複雑なため消費電力が大きく、また故障しやす
い。しかし一般に差動型装置はシングルエンド型装置よ
り入力制御信号範囲が広い。電圧制御発振器の所定の周
波数範囲を生成するのに広い入力制御信号範囲を用いる
ことがでるので、発振器出力は入力制御信号の雑音の影
響を受けにくい。これは大きな利点である。複雑な差動
型位相同期ループ装置の例は、ISSCC Digest of Techni
cal Papers、１９９５年２月、１１２ページに示されて
いる。
置より設計と微調整が複雑である。また差動型装置は内
部回路が複雑なため消費電力が大きく、また故障しやす
い。しかし一般に差動型装置はシングルエンド型装置よ
り入力制御信号範囲が広い。電圧制御発振器の所定の周
波数範囲を生成するのに広い入力制御信号範囲を用いる
ことがでるので、発振器出力は入力制御信号の雑音の影
響を受けにくい。これは大きな利点である。複雑な差動
型位相同期ループ装置の例は、ISSCC Digest of Techni
cal Papers、１９９５年２月、１１２ページに示されて
いる。
【０００４】
【発明が解決しようとする課題】シングルエンド型制御
電圧装置は構造が簡単であり且つ所定の性能を有するの
で、一般に差動型装置より多く用いられている。一般に
入力制御電圧は電圧・電流変換器の作用をする単一ＦＥ
Ｔのゲートに与えられる（ゲート接続であるから必要に
応じて電圧を浮動させることができる）。生成される電
流により電流制御発振器を制御する。かかる装置の問題
点は、入力制御信号がしきい値レベルを超えるまでは電
圧・電流ＦＥＴに実質的に電流が流れないことと、電圧
範囲の他端では飽和のために線形応答特性が劣化するこ
とである。このため、特にチャンネルの長いＦＥＴを用
いると、しきい値電圧が高くなるので制御電圧範囲が制
限される。シングルエンド型電圧制御発振器の例は、IE
EE Journal of Solid StateCircuits、１９９８年１１
月の１６３６ページと、１９９７年１０月の１５１６ペ
ージと、 １９９７年４月の５８４ページと、１９９５
年４月の３８３ページと、１９９２年１１月の１５９９
ページに示されている。
電圧装置は構造が簡単であり且つ所定の性能を有するの
で、一般に差動型装置より多く用いられている。一般に
入力制御電圧は電圧・電流変換器の作用をする単一ＦＥ
Ｔのゲートに与えられる（ゲート接続であるから必要に
応じて電圧を浮動させることができる）。生成される電
流により電流制御発振器を制御する。かかる装置の問題
点は、入力制御信号がしきい値レベルを超えるまでは電
圧・電流ＦＥＴに実質的に電流が流れないことと、電圧
範囲の他端では飽和のために線形応答特性が劣化するこ
とである。このため、特にチャンネルの長いＦＥＴを用
いると、しきい値電圧が高くなるので制御電圧範囲が制
限される。シングルエンド型電圧制御発振器の例は、IE
EE Journal of Solid StateCircuits、１９９８年１１
月の１６３６ページと、１９９７年１０月の１５１６ペ
ージと、 １９９７年４月の５８４ページと、１９９５
年４月の３８３ページと、１９９２年１１月の１５９９
ページに示されている。
【０００５】しきい値電圧の影響のために制御電圧範囲
が小さくなるという問題は差動型装置にも起こる。電力
消費を減らすために発振器の動作電圧を下げると、しき
い値電圧の問題はますます大きくなる。なぜなら入力制
御信号範囲は、実質的に固定されたしきい値電圧と下が
った動作電圧レベルの間にあるからである。本発明は上
に述べた問題に対処することを目的とする。
が小さくなるという問題は差動型装置にも起こる。電力
消費を減らすために発振器の動作電圧を下げると、しき
い値電圧の問題はますます大きくなる。なぜなら入力制
御信号範囲は、実質的に固定されたしきい値電圧と下が
った動作電圧レベルの間にあるからである。本発明は上
に述べた問題に対処することを目的とする。
【０００６】
【課題を解決するための手段】本発明の1つの態様は発
振器出力周波数を入力制御信号により制御して発振器出
力信号を生成する電圧制御発振器を提供するもので、前
記電圧制御発振器は、リング発振器回路であって、リン
グ状に連結された複数の発振器段を有し、各発振器段は
前記リング内の先行発振器段における段出力信号の状態
の変化に応じて第１の信号レベルか第２の信号レベルに
状態が変わる段出力信号を生成する、リング発振器回
路、を備え、前記発振器段の少なくとも１つは（１）
前記入力制御信号の第１の変化に応じて前記伝播遅延時
間を短縮して前記発振器出力周波数を増加させる信号レ
ベル変化加速回路と、（２） 前記入力制御信号の第２
の変化に応じて前記伝播遅延時間を延長して前記発振器
出力周波数を減少させる信号レベル変化減速回路と、を
備え、前記第１の変化と第２の変化はそれぞれ前記入力
制御電圧の増加と前記入力制御電圧の減少という別のも
のである。
振器出力周波数を入力制御信号により制御して発振器出
力信号を生成する電圧制御発振器を提供するもので、前
記電圧制御発振器は、リング発振器回路であって、リン
グ状に連結された複数の発振器段を有し、各発振器段は
前記リング内の先行発振器段における段出力信号の状態
の変化に応じて第１の信号レベルか第２の信号レベルに
状態が変わる段出力信号を生成する、リング発振器回
路、を備え、前記発振器段の少なくとも１つは（１）
前記入力制御信号の第１の変化に応じて前記伝播遅延時
間を短縮して前記発振器出力周波数を増加させる信号レ
ベル変化加速回路と、（２） 前記入力制御信号の第２
の変化に応じて前記伝播遅延時間を延長して前記発振器
出力周波数を減少させる信号レベル変化減速回路と、を
備え、前記第１の変化と第２の変化はそれぞれ前記入力
制御電圧の増加と前記入力制御電圧の減少という別のも
のである。
【０００７】発振器段の伝播遅延時間を変えるのに信号
レベル変化加速回路と信号レベル変化減速回路を設ける
ことの利点は、第１の信号レベル変化回路がしきい値レ
ベル効果のために非活動状態になると第２の回路が活動
状態になって発振器出力周波数を変えることと、入力制
御信号範囲の他端で第２の回路が発振器出力周波数を変
えることができなくなっても、入力制御信号が変わった
ときに第１の回路は発振器出力周波数を変えることがで
きることである。このようにこの装置は入力制御信号の
より広い範囲で発振器出力周波数を変えることができる
ので、所定の範囲の発振器出力周波数において入力制御
信号に乗る所定量の雑音に対する感度が低くなる。
レベル変化加速回路と信号レベル変化減速回路を設ける
ことの利点は、第１の信号レベル変化回路がしきい値レ
ベル効果のために非活動状態になると第２の回路が活動
状態になって発振器出力周波数を変えることと、入力制
御信号範囲の他端で第２の回路が発振器出力周波数を変
えることができなくなっても、入力制御信号が変わった
ときに第１の回路は発振器出力周波数を変えることがで
きることである。このようにこの装置は入力制御信号の
より広い範囲で発振器出力周波数を変えることができる
ので、所定の範囲の発振器出力周波数において入力制御
信号に乗る所定量の雑音に対する感度が低くなる。
【０００８】発振器段の形式は種々のものを用いてよい
が、本発明の実施の形態が提供する回路は小型であっ
て、前記少なくとも１つの前記発振器段は、前記先行発
振器段の前記段出力信号を反転させて前記段出力信号を
生成するインバータを含む。発振器出力信号が振れる第
１の信号レベルと第２の信号レベルは種々の値をとるこ
とができる。しかし本発明の好ましい実施の形態では、
第１のレール電圧信号レベルを有する第１のレール電圧
信号と第２のレール電圧信号レベルを有する第２のレー
ル電圧信号を前記電圧制御発振器に与え、前記第１の信
号レベルと前記第２の信号レベルはそれぞれ前記第１の
レール電圧信号レベルと前記第２のレール電圧信号レベ
ルに等しい。発振器段出力信号をレール電圧一杯に振ら
すと装置の雑音感度が更に下がるという利点がある。
が、本発明の実施の形態が提供する回路は小型であっ
て、前記少なくとも１つの前記発振器段は、前記先行発
振器段の前記段出力信号を反転させて前記段出力信号を
生成するインバータを含む。発振器出力信号が振れる第
１の信号レベルと第２の信号レベルは種々の値をとるこ
とができる。しかし本発明の好ましい実施の形態では、
第１のレール電圧信号レベルを有する第１のレール電圧
信号と第２のレール電圧信号レベルを有する第２のレー
ル電圧信号を前記電圧制御発振器に与え、前記第１の信
号レベルと前記第２の信号レベルはそれぞれ前記第１の
レール電圧信号レベルと前記第２のレール電圧信号レベ
ルに等しい。発振器段出力信号をレール電圧一杯に振ら
すと装置の雑音感度が更に下がるという利点がある。
【０００９】信号レベル変化加速回路は種々の異なる形
を取り得るが、本発明の実施の形態は小型で強い優れた
装置を提供する。すなわち、前記少なくとも１つの発振
器段は前記段出力信号を駆動して前記第１の信号レベル
から前記第２の信号レベルに変え、前記信号レベル変化
加速回路は、前記第１の信号レベルから前記第２の信号
レベルへの前記変化を助けて前記段出力信号を駆動する
ことにより、前記入力制御電圧の制御による前記変化を
加速させる。信号レベル変化減速回路は種々の異なる形
を取り得るが、本発明の実施の形態は小型で強い優れた
装置を提供する。すなわち、前記少なくとも１つの発振
器段は前記段出力信号を駆動して前記第１の信号レベル
から前記第２の信号レベルに変え、前記信号レベル変化
減速回路は、前記第１の信号レベルから前記第２の信号
レベルへの前記変化を妨げて前記リング内の前記先行発
振器段の前記段出力信号を駆動することにより、前記入
力制御電圧の制御による前記変化を減速させる。
を取り得るが、本発明の実施の形態は小型で強い優れた
装置を提供する。すなわち、前記少なくとも１つの発振
器段は前記段出力信号を駆動して前記第１の信号レベル
から前記第２の信号レベルに変え、前記信号レベル変化
加速回路は、前記第１の信号レベルから前記第２の信号
レベルへの前記変化を助けて前記段出力信号を駆動する
ことにより、前記入力制御電圧の制御による前記変化を
加速させる。信号レベル変化減速回路は種々の異なる形
を取り得るが、本発明の実施の形態は小型で強い優れた
装置を提供する。すなわち、前記少なくとも１つの発振
器段は前記段出力信号を駆動して前記第１の信号レベル
から前記第２の信号レベルに変え、前記信号レベル変化
減速回路は、前記第１の信号レベルから前記第２の信号
レベルへの前記変化を妨げて前記リング内の前記先行発
振器段の前記段出力信号を駆動することにより、前記入
力制御電圧の制御による前記変化を減速させる。
【００１０】特に好ましい小型の実施の形態では、前記
レベル変化加速回路は、前記リング内の前記先行発振器
段の前記段出力信号により制御される第１のゲートと前
記入力制御信号により制御される第２のゲートとを有す
る、ゲートの第１のスタックを備える。特に好ましい小
型の実施の形態では、前記レベル変化減速回路は、前記
段出力信号により制御される第３のゲートと前記入力制
御信号により制御される第２のゲートとを有する、ゲー
トの第２のスタックを備える。
レベル変化加速回路は、前記リング内の前記先行発振器
段の前記段出力信号により制御される第１のゲートと前
記入力制御信号により制御される第２のゲートとを有す
る、ゲートの第１のスタックを備える。特に好ましい小
型の実施の形態では、前記レベル変化減速回路は、前記
段出力信号により制御される第３のゲートと前記入力制
御信号により制御される第２のゲートとを有する、ゲー
トの第２のスタックを備える。
【００１１】リング発振器内の全ての発振器段が必ずし
も加速回路と減速回路を含まない実施の形態を示すこと
は可能であるが、前記各発振器段がそれぞれの信号レベ
ル変化加速回路と信号レベル変化減速回路を含む実施の
形態では、所定の範囲の入力制御信号値における発振器
出力信号周波数範囲は拡大する。固定された位相関係で
動作する２個のリング発振器を含む実施の形態では、装
置の雑音に対する安定性と抵抗性は更に改善される。
も加速回路と減速回路を含まない実施の形態を示すこと
は可能であるが、前記各発振器段がそれぞれの信号レベ
ル変化加速回路と信号レベル変化減速回路を含む実施の
形態では、所定の範囲の入力制御信号値における発振器
出力信号周波数範囲は拡大する。固定された位相関係で
動作する２個のリング発振器を含む実施の形態では、装
置の雑音に対する安定性と抵抗性は更に改善される。
【００１２】好ましい実施の形態では、２個のリング発
振器を結合して雑音とジッタの影響を減らすため、前記
２個のリング発振器の一方の少なくとも１つの発振器段
の段出力信号の変化と前記２個のリング発振器の他方の
発振器段の段出力信号の変化とを、前記２個のリング発
振器の前記一方の前記少なくとも１つの発振器段の前記
段出力信号と前記２個のリング発振器の前記他方の前記
発振器段の前記段出力信号とを結合する並列の対向する
インバータの対により同期させる。２個のリング発振器
を同期させて装置性能を改善するため、前記２個のリン
グ発振器の発振器段数を等しくし、また前記第１のリン
グ発振器の発振器段の各段出力信号と前記第２のリング
発振器の対応する位置の発振器段の段出力信号とを結合
する。
振器を結合して雑音とジッタの影響を減らすため、前記
２個のリング発振器の一方の少なくとも１つの発振器段
の段出力信号の変化と前記２個のリング発振器の他方の
発振器段の段出力信号の変化とを、前記２個のリング発
振器の前記一方の前記少なくとも１つの発振器段の前記
段出力信号と前記２個のリング発振器の前記他方の前記
発振器段の前記段出力信号とを結合する並列の対向する
インバータの対により同期させる。２個のリング発振器
を同期させて装置性能を改善するため、前記２個のリン
グ発振器の発振器段数を等しくし、また前記第１のリン
グ発振器の発振器段の各段出力信号と前記第２のリング
発振器の対応する位置の発振器段の段出力信号とを結合
する。
【００１３】本発明の実施の形態では、装置の異なる部
分の素子の整合性を改善するため、前記電圧制御発振器
を集積回路で形成し、前記２個のリング発振器の対応す
る段を、前記集積回路内で２つ以上を互いに近接させま
た前記集積回路内で交互に配置する。本発明の実施の形
態では、入力制御信号の同相雑音除去を改善するため、
前記レベル変化加速回路は前記リング内の前記先行発振
器段の前記段出力信号により制御される第５のゲートと
前記入力制御信号の論理的反転により制御される第６の
ゲートとを有する、ゲートの第３のスタックを備える。
同様に本発明の実施の形態では、雑音除去を更に改善す
るため、前記レベル変化減速回路は前記段出力信号によ
り制御される第７のゲートと前記入力制御信号の論理的
反転により制御される第８のゲートとを有する、ゲート
の第４のスタックを備える。
分の素子の整合性を改善するため、前記電圧制御発振器
を集積回路で形成し、前記２個のリング発振器の対応す
る段を、前記集積回路内で２つ以上を互いに近接させま
た前記集積回路内で交互に配置する。本発明の実施の形
態では、入力制御信号の同相雑音除去を改善するため、
前記レベル変化加速回路は前記リング内の前記先行発振
器段の前記段出力信号により制御される第５のゲートと
前記入力制御信号の論理的反転により制御される第６の
ゲートとを有する、ゲートの第３のスタックを備える。
同様に本発明の実施の形態では、雑音除去を更に改善す
るため、前記レベル変化減速回路は前記段出力信号によ
り制御される第７のゲートと前記入力制御信号の論理的
反転により制御される第８のゲートとを有する、ゲート
の第４のスタックを備える。
【００１４】本発明の別の態様では、電圧制御発振器を
用いて発振器出力周波数を入力制御信号により制御する
発振器出力信号を生成する方法を与え、前記方法は、リ
ング状に連結された複数の発振器段を有するリング発振
器回路の各段発振器において、前記リング内の先行発振
器段における段出力信号の状態の変化に応じて第１の信
号レベルか第２の信号レベルに状態が変わる段出力信号
を生成し、前記第１の信号レベルか前記第２の信号レベ
ルの前記変化は前記先行発振器段の前記段出力信号の状
態の前記変化の後の伝播遅延時間を生成し、少なくとも
１つの前記発振器段内の信号レベル変化加速回路を用い
て、前記入力制御電圧信号の第１の変化に応じて前記伝
播遅延時間を短縮して前記発振器出力周波数を増加さ
せ、前記少なくとも１つの前記発振器段内の信号レベル
変化減速回路を用いて、前記入力制御電圧信号の第２の
変化に応じて前記伝播遅延時間を延長して前記発振器出
力周波数を減少させ、前記第１の変化と前記第２の変化
はそれぞれ前記入力制御電圧の増加と前記入力制御電圧
の減少という別のものである、ステップを含む。
用いて発振器出力周波数を入力制御信号により制御する
発振器出力信号を生成する方法を与え、前記方法は、リ
ング状に連結された複数の発振器段を有するリング発振
器回路の各段発振器において、前記リング内の先行発振
器段における段出力信号の状態の変化に応じて第１の信
号レベルか第２の信号レベルに状態が変わる段出力信号
を生成し、前記第１の信号レベルか前記第２の信号レベ
ルの前記変化は前記先行発振器段の前記段出力信号の状
態の前記変化の後の伝播遅延時間を生成し、少なくとも
１つの前記発振器段内の信号レベル変化加速回路を用い
て、前記入力制御電圧信号の第１の変化に応じて前記伝
播遅延時間を短縮して前記発振器出力周波数を増加さ
せ、前記少なくとも１つの前記発振器段内の信号レベル
変化減速回路を用いて、前記入力制御電圧信号の第２の
変化に応じて前記伝播遅延時間を延長して前記発振器出
力周波数を減少させ、前記第１の変化と前記第２の変化
はそれぞれ前記入力制御電圧の増加と前記入力制御電圧
の減少という別のものである、ステップを含む。
【００１５】
【発明の実施の形態】図１は、５つの発振器段４、６、
８、１０、１２を有するリング発振器２の略図である。
発振器段４、６、８、１０、１２はリング状に配置さ
れ、発振器段１２の出力は発振器段４の入力に結合す
る。この例では、各発振器段４、６、８、１０、１２は
その入力に入る信号を反転してその出力を生成するイン
バータとして作用する。発振器段４、６、８、１０、１
２への入力が変わると、その発振器段に特有の伝播遅延
時間の後に発振器段の出力信号も変わる。リング発振器
２は奇数の発振器段４、６、８、１０、１２を有し且つ
各段はインバータなので、発振器段出力信号は安定した
静的な集合ではなく、信号の変化がリング発振器２を循
環する。図１に示す時刻に発振器段８への入力信号が
「１」に変わったとすると、発振器段８はこれに応じて
その出力信号を「１」から「０」に変える。発振器段８
の出力がこのように変わると、発振器段１０は入力信号
値が新しくなったのでこれに応じてその出力信号値を変
える。このようにリング発振器２は信号レベルの変化を
循環させ、リング内の所定の信号値の変化の周波数は発
振器段４、６、８、１０、１２を通る伝播遅延の和に依
存する。
８、１０、１２を有するリング発振器２の略図である。
発振器段４、６、８、１０、１２はリング状に配置さ
れ、発振器段１２の出力は発振器段４の入力に結合す
る。この例では、各発振器段４、６、８、１０、１２は
その入力に入る信号を反転してその出力を生成するイン
バータとして作用する。発振器段４、６、８、１０、１
２への入力が変わると、その発振器段に特有の伝播遅延
時間の後に発振器段の出力信号も変わる。リング発振器
２は奇数の発振器段４、６、８、１０、１２を有し且つ
各段はインバータなので、発振器段出力信号は安定した
静的な集合ではなく、信号の変化がリング発振器２を循
環する。図１に示す時刻に発振器段８への入力信号が
「１」に変わったとすると、発振器段８はこれに応じて
その出力信号を「１」から「０」に変える。発振器段８
の出力がこのように変わると、発振器段１０は入力信号
値が新しくなったのでこれに応じてその出力信号値を変
える。このようにリング発振器２は信号レベルの変化を
循環させ、リング内の所定の信号値の変化の周波数は発
振器段４、６、８、１０、１２を通る伝播遅延の和に依
存する。
【００１６】図１に示す実施の形態は５つの発振器段
４、６、８、１０、１２を有するが、理解されるよう
に、必要な周波数と発振器段の性質に従って発振器段の
数は５以外でもよい。上記から理解されるように、リン
グ発振器２の発振器出力周波数は発振器段４、６、８、
１０、１２を通る伝播遅延に依存する。図２は発振器段
１４をより詳細に示す。発振器段１４はインバータ１６
を含み、インバータ１６は発振器段入力信号「Ｉn」を
受けて、伝播遅延の後に発振器段出力信号「Ｏut」を生
成する。伝播遅延の大きさは、発振器段入力信号「Ｉ
n」がそのレベルを変える速さと、インバータ１６がそ
の発振器段出力信号「Ｏut」を駆動してそのレベルを変
える速さに依存する。他の要因がなければ、発振器段入
力信号「Ｉn」がレベルを変える速さは、先行発振器段
がその出力信号負荷を駆動して変える能力により決ま
る。同様に、インバータ１６が出力信号「Ｏut」を駆動
して変える速さは、インバータ１６を形成するトランジ
スタの力と駆動する負荷に依存する。したがって、発振
器段１４を通る基本的な伝播遅延はインバータ１６の特
性により決まる。
４、６、８、１０、１２を有するが、理解されるよう
に、必要な周波数と発振器段の性質に従って発振器段の
数は５以外でもよい。上記から理解されるように、リン
グ発振器２の発振器出力周波数は発振器段４、６、８、
１０、１２を通る伝播遅延に依存する。図２は発振器段
１４をより詳細に示す。発振器段１４はインバータ１６
を含み、インバータ１６は発振器段入力信号「Ｉn」を
受けて、伝播遅延の後に発振器段出力信号「Ｏut」を生
成する。伝播遅延の大きさは、発振器段入力信号「Ｉ
n」がそのレベルを変える速さと、インバータ１６がそ
の発振器段出力信号「Ｏut」を駆動してそのレベルを変
える速さに依存する。他の要因がなければ、発振器段入
力信号「Ｉn」がレベルを変える速さは、先行発振器段
がその出力信号負荷を駆動して変える能力により決ま
る。同様に、インバータ１６が出力信号「Ｏut」を駆動
して変える速さは、インバータ１６を形成するトランジ
スタの力と駆動する負荷に依存する。したがって、発振
器段１４を通る基本的な伝播遅延はインバータ１６の特
性により決まる。
【００１７】発振器段１４を通る伝播遅延を調整するた
め、レベル変化加速回路１８を設けて、インバータ１６
が駆動する発振器段出力信号レベルの変化を助ける。ま
たレベル変化減速回路２０を設けて、先行発振器段が駆
動する発振器段入力信号の変化に抵抗する。
め、レベル変化加速回路１８を設けて、インバータ１６
が駆動する発振器段出力信号レベルの変化を助ける。ま
たレベル変化減速回路２０を設けて、先行発振器段が駆
動する発振器段入力信号の変化に抵抗する。
【００１８】レベル変化加速回路１８は、インバータ１
６の出力と接地レール電圧の間に設けた２個のＮＦＥＴ
２２と２４のスタックを備える。ＮＦＥＴ２２は高電圧
が入るとオンになるので、発振器段入力信号「Ｉn」が
「０」から「１」に変わるとＮＦＥＴ２２はオンにな
る。ＮＦＥＴ２４を通して接地への経路を形成すること
により、ＮＦＥＴ２２は発振器段出力信号「Ｏut」を
「１」から「０」に駆動するのを助ける。ＮＦＥＴ２４
のゲートは発振器周波数を調整するための入力制御信号
Ｖctrlを受ける。入力制御信号Ｖctrlの値に従ってＮＦ
ＥＴ２４が電流を流す速度が異なるので、レベル変化加
速回路１８は入力制御信号Ｖctrlに依存して伝播遅延を
短縮する。
６の出力と接地レール電圧の間に設けた２個のＮＦＥＴ
２２と２４のスタックを備える。ＮＦＥＴ２２は高電圧
が入るとオンになるので、発振器段入力信号「Ｉn」が
「０」から「１」に変わるとＮＦＥＴ２２はオンにな
る。ＮＦＥＴ２４を通して接地への経路を形成すること
により、ＮＦＥＴ２２は発振器段出力信号「Ｏut」を
「１」から「０」に駆動するのを助ける。ＮＦＥＴ２４
のゲートは発振器周波数を調整するための入力制御信号
Ｖctrlを受ける。入力制御信号Ｖctrlの値に従ってＮＦ
ＥＴ２４が電流を流す速度が異なるので、レベル変化加
速回路１８は入力制御信号Ｖctrlに依存して伝播遅延を
短縮する。
【００１９】レベル変化減速回路２０は、インバータ１
６の入力とＶddレール電圧の間に設けた２個のＰＦＥＴ
２６と２８のスタックを備える。ＰＦＥＴ２６は低電圧
が入るとオンになるので、発振器段入力信号「Ｏut」が
「０」から「１」に変わるときＰＦＥＴ２６は最初はオ
ンになる。ＰＦＥＴ２８を通してＶddレール電圧への経
路を形成することにより、ＰＦＥＴ２６は先行発振器段
が発振器段出力信号「Ｉn」を「１」から「０」に駆動
するのに抵抗する（先行発振器段はレベル変化減速回路
２０より強力である）。ＰＦＥＴ２８のゲートは、発振
器周波数を調整するための入力制御信号Ｖctrlを受け
る。入力制御信号Ｖctrlの値に従ってＰＦＥＴ２８が電
流を流す速度が異なるので、レベル変化減速回路２０は
入力制御信号Ｖctrlに依存して伝播遅延を延長する。
６の入力とＶddレール電圧の間に設けた２個のＰＦＥＴ
２６と２８のスタックを備える。ＰＦＥＴ２６は低電圧
が入るとオンになるので、発振器段入力信号「Ｏut」が
「０」から「１」に変わるときＰＦＥＴ２６は最初はオ
ンになる。ＰＦＥＴ２８を通してＶddレール電圧への経
路を形成することにより、ＰＦＥＴ２６は先行発振器段
が発振器段出力信号「Ｉn」を「１」から「０」に駆動
するのに抵抗する（先行発振器段はレベル変化減速回路
２０より強力である）。ＰＦＥＴ２８のゲートは、発振
器周波数を調整するための入力制御信号Ｖctrlを受け
る。入力制御信号Ｖctrlの値に従ってＰＦＥＴ２８が電
流を流す速度が異なるので、レベル変化減速回路２０は
入力制御信号Ｖctrlに依存して伝播遅延を延長する。
【００２０】入力制御信号ＶctrlがＮＦＥＴ２４のしき
い値電圧より低くてレベル変化加速回路１８が動作しな
いとき、ＰＦＥＴ２８が導通してレベル変化減速回路２
０は活動状態になり、発振器周波数を調整して更に低い
値にする（順方向利得を減少させることにより）。逆
に、入力制御信号ＶctrlがＰＦＥＴ２８のしきい値電圧
より高くてレベル変化減速回路２０が動作しないとき、
ＮＦＥＴ２４が導通してレベル変化加速回路１８は活動
状態になり、発振器周波数を調整して更に高い値にする
（順方向利得を増加させることにより）。入力制御信号
Ｖctrlが中間の値のときは、レベル変化加速回路１８と
レベル変化減速回路２０は共に或る程度活動状態にな
り、発振器段１４を通る全伝播遅延は、現在および先行
段のインバータ１６を組み合わせた組合せ効果により制
御される。
い値電圧より低くてレベル変化加速回路１８が動作しな
いとき、ＰＦＥＴ２８が導通してレベル変化減速回路２
０は活動状態になり、発振器周波数を調整して更に低い
値にする（順方向利得を減少させることにより）。逆
に、入力制御信号ＶctrlがＰＦＥＴ２８のしきい値電圧
より高くてレベル変化減速回路２０が動作しないとき、
ＮＦＥＴ２４が導通してレベル変化加速回路１８は活動
状態になり、発振器周波数を調整して更に高い値にする
（順方向利得を増加させることにより）。入力制御信号
Ｖctrlが中間の値のときは、レベル変化加速回路１８と
レベル変化減速回路２０は共に或る程度活動状態にな
り、発振器段１４を通る全伝播遅延は、現在および先行
段のインバータ１６を組み合わせた組合せ効果により制
御される。
【００２１】図３は２個のリング発振器３０と３２を有
する電圧制御発振器回路を示す。各リング発振器３０と
３２は図２に示す５つの発振器段で形成する。全ての発
振器段を通った後で信号が反転するなら、５以外の数の
発振器段を用いてもよい。電圧制御発振器は集積回路の
一部として形成してよい。２個のリング発振器３０と３
２の整合は、その発振器段を集積回路上で近接させおよ
び／または交互に配置して形成することにより改善する
ことができる。
する電圧制御発振器回路を示す。各リング発振器３０と
３２は図２に示す５つの発振器段で形成する。全ての発
振器段を通った後で信号が反転するなら、５以外の数の
発振器段を用いてもよい。電圧制御発振器は集積回路の
一部として形成してよい。２個のリング発振器３０と３
２の整合は、その発振器段を集積回路上で近接させおよ
び／または交互に配置して形成することにより改善する
ことができる。
【００２２】２個の発振器３０と３２は、対応する発振
器段出力の間に設けた並列の対向するインバータの対３
４、３６、３８、４０、４２により、同期して互いに１
８０度ずれた位相で動作させる。これらの対向するイン
バータの対３４、３６、３８、４０、４２は、対応する
発振器段の発振器出力信号のレベルを同時に変えるよう
作用する。すなわち、一方の信号が「０」から「１」に
変わると、対向するインバータは同時に他方の信号を
「１」から「０」に変えようとする。したがって、対向
するインバータの対３４、３６、３８、４０、４２は２
個の発振器３０と３２を互いに１８０度ずれた位相に固
定し、また単一発振器段の動作に影響を与える雑音を或
る程度補償する。
器段出力の間に設けた並列の対向するインバータの対３
４、３６、３８、４０、４２により、同期して互いに１
８０度ずれた位相で動作させる。これらの対向するイン
バータの対３４、３６、３８、４０、４２は、対応する
発振器段の発振器出力信号のレベルを同時に変えるよう
作用する。すなわち、一方の信号が「０」から「１」に
変わると、対向するインバータは同時に他方の信号を
「１」から「０」に変えようとする。したがって、対向
するインバータの対３４、３６、３８、４０、４２は２
個の発振器３０と３２を互いに１８０度ずれた位相に固
定し、また単一発振器段の動作に影響を与える雑音を或
る程度補償する。
【００２３】発振器出力信号Ｆoutは対向するインバー
タ対４２の片側から取ってよい。また対向するインバー
タの対３４、３６、３８、４０、４２は発振器出力信号
を強制的に望ましい５０％デューティー・サイクルにす
る。このために、二重速度動作やエッジ・トリガリング
を行う必要はない。
タ対４２の片側から取ってよい。また対向するインバー
タの対３４、３６、３８、４０、４２は発振器出力信号
を強制的に望ましい５０％デューティー・サイクルにす
る。このために、二重速度動作やエッジ・トリガリング
を行う必要はない。
【００２４】理解されるように、上に述べた電圧制御発
振器はアナログ・バイアス電流がなくまたＦＥＴは比較
的小さいので、電圧消費は比較的少ない。またこの回路
は用いるトランジスタのしきい値電圧の値に余り敏感で
ないので、この回路は異なる製造工程で製作するのが容
易である。この回路を集積回路上に形成して同じ集積回
路上に形成されたディジタル回路にクロック信号を供給
すると、ディジタル回路の動作速度が製造工程のパラメ
ータにより変わってもクロック信号回路速度も同様に変
わる傾向があるので、駆動する回路との整合性は保たれ
る。発振器周波数範囲の調整が必要な場合は、レベル変
化加速回路１８とレベル変化減速回路２０内のトランジ
スタの強さを変えることにより比較的容易に調整するこ
とができる。上記の回路の速度制御は複数の発振器段の
間に分散されるので、単一ノードでの雑音に対する感度
は低下する。電力消費を減らすには１個のリング発振器
だけを用い、また対向するインバータ対を除去すればよ
い。差動型の電力制御発振器は、図２のＮＦＥＴスタッ
ク１８とＰＦＥＴスタック２０の位置を交換することに
より得られる。
振器はアナログ・バイアス電流がなくまたＦＥＴは比較
的小さいので、電圧消費は比較的少ない。またこの回路
は用いるトランジスタのしきい値電圧の値に余り敏感で
ないので、この回路は異なる製造工程で製作するのが容
易である。この回路を集積回路上に形成して同じ集積回
路上に形成されたディジタル回路にクロック信号を供給
すると、ディジタル回路の動作速度が製造工程のパラメ
ータにより変わってもクロック信号回路速度も同様に変
わる傾向があるので、駆動する回路との整合性は保たれ
る。発振器周波数範囲の調整が必要な場合は、レベル変
化加速回路１８とレベル変化減速回路２０内のトランジ
スタの強さを変えることにより比較的容易に調整するこ
とができる。上記の回路の速度制御は複数の発振器段の
間に分散されるので、単一ノードでの雑音に対する感度
は低下する。電力消費を減らすには１個のリング発振器
だけを用い、また対向するインバータ対を除去すればよ
い。差動型の電力制御発振器は、図２のＮＦＥＴスタッ
ク１８とＰＦＥＴスタック２０の位置を交換することに
より得られる。
【００２５】図４は、別の発振器段の設計を示す。この
設計では、信号レベル変化加速回路をゲート・スタック
４６と４８で形成し、信号レベル変化減速速回路をゲー
ト・スタック５０と５２で形成する。発振器段を通る基
本的な信号経路としてインバータ４４を設ける。入力制
御信号＋Ｖctrlと入力制御信号の論理的反転−Ｖctrlを
用いて各ゲート・スタックを制御する。この実施の形態
では伝播遅延時間の変化を制御するのはＶctrlの絶対値
ではなくて信号＋Ｖctrlと−Ｖctrlの差なので、同相雑
音除去は改善される。
設計では、信号レベル変化加速回路をゲート・スタック
４６と４８で形成し、信号レベル変化減速速回路をゲー
ト・スタック５０と５２で形成する。発振器段を通る基
本的な信号経路としてインバータ４４を設ける。入力制
御信号＋Ｖctrlと入力制御信号の論理的反転−Ｖctrlを
用いて各ゲート・スタックを制御する。この実施の形態
では伝播遅延時間の変化を制御するのはＶctrlの絶対値
ではなくて信号＋Ｖctrlと−Ｖctrlの差なので、同相雑
音除去は改善される。
【００２６】＋Ｖctrlに依存して、ゲート・スタック４
６は発振器段出力信号「Ｏut」を接地まで引き下げる速
度を上げる。−Ｖctrlに依存して、ゲート・スタック４
８は発振器段出力信号「Ｏut」をＶddまで引き上げる速
度を上げる。＋Ｖctrlに依存して、ゲート・スタック５
０は発振器段出力信号「Ｉn」を先行発振器段によるＶd
dまで引き上げる速度を下げる。−Ｖctrlに依存して、
ゲート・スタック５２は発振器段出力信号「Ｉn」を先
行発振器段による接地まで引き下げる速度を下げる。
６は発振器段出力信号「Ｏut」を接地まで引き下げる速
度を上げる。−Ｖctrlに依存して、ゲート・スタック４
８は発振器段出力信号「Ｏut」をＶddまで引き上げる速
度を上げる。＋Ｖctrlに依存して、ゲート・スタック５
０は発振器段出力信号「Ｉn」を先行発振器段によるＶd
dまで引き上げる速度を下げる。−Ｖctrlに依存して、
ゲート・スタック５２は発振器段出力信号「Ｉn」を先
行発振器段による接地まで引き下げる速度を下げる。
【００２７】本発明の特定の実施の形態を説明したが、
本発明はこれに制限されるものではなく、本発明の範囲
内で多くの変更や追加を行うことができる。更に、本発
明の精神と範囲から逸れることなく、独立クレームの特
徴と従属クレーム特徴を種々に組み合わせることができ
るものである。
本発明はこれに制限されるものではなく、本発明の範囲
内で多くの変更や追加を行うことができる。更に、本発
明の精神と範囲から逸れることなく、独立クレームの特
徴と従属クレーム特徴を種々に組み合わせることができ
るものである。
本発明について例として挙げる好ましい実施の形態を、
以下の添付の図面を参照して説明する。
以下の添付の図面を参照して説明する。
【図１】リング発振器の略図。
【図２】発振器段の略図。
【図３】電圧制御発振器の略図。
【図４】別の発振器段の略図。
４、６、８、１０、１２、１４ 発振器段 １６ インバータ １８ レベル変化加速回路 ２０ レベル変化減速回路 ３０、３２ リング発振器 ３４、３６、３８、４０、４２ インバータ対
Claims (15)
- 【請求項１】 発振器出力周波数を入力制御信号により
制御して発振器出力信号を生成する電圧制御発振器であ
って、 リング発振器回路であって、リング状に連結された複数
の発振器段を有し、各発振器段は前記リング内の先行発
振器段における段出力信号の状態の変化に応じて第１の
信号レベルか第２の信号レベルに状態が変わる段出力信
号を生成する、リング発振器回路、を備え、前記発振器
段の少なくとも１つは（１） 前記入力制御信号の第１
の変化に応じて前記伝播遅延時間を短縮して前記発振器
出力周波数を増加させる信号レベル変化加速回路と、
（２） 前記入力制御信号の第２の変化に応じて前記伝
播遅延時間を延長して前記発振器出力周波数を減少させ
る信号レベル変化減速回路と、を備え、前記第１の変化
と第２の変化はそれぞれ前記入力制御電圧の増加と前記
入力制御電圧の減少という別のものである、電圧制御発
振器。 - 【請求項２】 前記少なくとも１つの前記発振器段は、
前記先行発振器段の前記段出力信号を反転させて前記段
出力信号を生成するインバータを含む、請求項１に記載
の電圧制御発振器。 - 【請求項３】 第１のレール電圧信号レベルを有する第
１のレール電圧信号と第２のレール電圧信号レベルを有
する第２のレール電圧信号を前記電圧制御発振器に与
え、前記第１の信号レベルと前記第２の信号レベルはそ
れぞれ前記第１のレール電圧信号レベルと前記第２のレ
ール電圧信号レベルに等しい、請求項２に記載の電圧制
御発振器。 - 【請求項４】 前記少なくとも１つの発振器段は前記段
出力信号を駆動して前記第１の信号レベルから前記第２
の信号レベルに変え、前記信号レベル変化加速回路は、
前記第１の信号レベルから前記第２の信号レベルへの前
記変化を助けて前記段出力信号を駆動することにより、
前記入力制御電圧の制御による前記変化を加速させる、
請求項１に記載の電圧制御発振器。 - 【請求項５】 前記少なくとも１つの発振器段は前記段
出力信号を駆動して前記第１の信号レベルから前記第２
の信号レベルに変え、前記信号レベル変化減速回路は、
前記第１の信号レベルから前記第２の信号レベルへの前
記変化を妨げて前記リング内の前記先行発振器段の前記
段出力信号を駆動することにより、前記入力制御電圧の
制御による前記変化を減速させる、請求項１に記載の電
圧制御発振器。 - 【請求項６】 前記レベル変化加速回路は、前記リング
内の前記先行発振器段の前記段出力信号により制御され
る第１のゲートと前記入力制御信号により制御される第
２のゲートとを有する、ゲートの第１のスタックを備え
る、請求項４に記載の電圧制御発振器。 - 【請求項７】 前記レベル変化減速回路は、前記段出力
信号により制御される第３のゲートと前記入力制御信号
により制御される第２のゲートを有する、ゲートの第２
のスタックを備える、請求項５に記載の電圧制御発振
器。 - 【請求項８】 前記各発振器段はそれぞれの信号レベル
変化加速回路と信号レベル変化減速回路を含む、請求項
１に記載の電圧制御発振器。 - 【請求項９】 固定された位相関係で動作する２個のリ
ング発振器を含む、請求項１に記載の電圧制御発振器。 - 【請求項１０】 前記２個のリング発振器の一方の少な
くとも１つの発振器段の段出力信号の変化と前記２個の
リング発振器の他方の発振器段の段出力信号の変化と
を、前記２個のリング発振器の前記一方の前記少なくと
も１つの発振器段の前記段出力信号と前記２個のリング
発振器の前記他方の前記発振器段の前記段出力信号とを
結合する並列の対向するインバータの対により同期させ
る、請求項９に記載の電圧制御発振器。 - 【請求項１１】 前記２個のリング発振器の発振器段数
を等しくし、また前記第１のリング発振器の発振器段の
各段出力信号と前記第２のリング発振器の対応する位置
の発振器段の段出力信号とを結合する、請求項１０に記
載の電圧制御発振器。 - 【請求項１２】 前記電圧制御発振器を集積回路で形成
し、前記２個のリング発振器の対応する段を、前記集積
回路内で２つ以上を互いに近接させまた前記集積回路内
で交互に配置する、請求項１１に記載の電圧制御発振
器。 - 【請求項１３】 前記レベル変化加速回路は前記リング
内の前記先行発振器段の前記段出力信号により制御され
る第５のゲートと前記入力制御信号の論理的反転により
制御される第６のゲートとを有する、ゲートの第３のス
タックを備える、請求項６に記載の電圧制御発振器。 - 【請求項１４】 前記レベル変化減速回路は前記段出力
信号により制御される第７のゲートと前記入力制御信号
の論理的反転により制御される第８のゲートをと有す
る、ゲートの第４のスタックを備える、請求項７に記載
の電圧制御発振器。 - 【請求項１５】 電圧制御発振器を用いて発振器出力周
波数を入力制御信号により制御して発振器出力信号を生
成する方法であって、前記方法は、 リング状に連結された複数の発振器段を有するリング発
振器回路の各段発振器において、前記リング内の先行発
振器段における段出力信号の状態の変化に応じて第１の
信号レベルか第２の信号レベルに状態が変わる段出力信
号を生成し、前記第１の信号レベルか前記第２の信号レ
ベルの前記変化は前記先行発振器段の前記段出力信号の
状態の前記変化の後の伝播遅延時間を生成し、 少なくとも１つの前記発振器段内の信号レベル変化加速
回路を用いて、前記入力制御電圧信号の第１の変化に応
じて前記伝播遅延時間を短縮して前記発振器出力周波数
を増加させ、 前記少なくとも１つの前記発振器段内の信号レベル変化
減速回路を用いて、前記入力制御電圧信号の第２の変化
に応じて前記伝播遅延時間を延長して前記発振器出力周
波数を減少させ、前記第１の変化と前記第２の変化はそ
れぞれ前記入力制御電圧の増加と前記入力制御電圧の減
少という別のものである、ステップを含む、発振器出力
信号を生成する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/449,863 US6278334B1 (en) | 1999-11-29 | 1999-11-29 | Voltage controlled oscillator with accelerating and decelerating circuits |
| US449863 | 1999-11-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001177381A true JP2001177381A (ja) | 2001-06-29 |
Family
ID=23785788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000253557A Withdrawn JP2001177381A (ja) | 1999-11-29 | 2000-08-24 | 電圧制御発振器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6278334B1 (ja) |
| JP (1) | JP2001177381A (ja) |
| GB (1) | GB2356754B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005094754A (ja) * | 2003-09-16 | 2005-04-07 | Samsung Electronics Co Ltd | ハイパーリングオシレータ、該リングオシレータを備えたシステム、及びリングオシレーティング方法 |
| JP2007235800A (ja) * | 2006-03-03 | 2007-09-13 | Matsushita Electric Ind Co Ltd | リング発振回路とこれを用いたｐｌｌ発振回路とこのｐｌｌ発振回路を用いた高周波受信装置 |
| KR100933811B1 (ko) * | 2007-11-23 | 2009-12-24 | 주식회사 하이닉스반도체 | 다중 위상 펄스 발생기 |
| JP2013251892A (ja) * | 2012-05-02 | 2013-12-12 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7088190B2 (en) * | 2004-05-28 | 2006-08-08 | International Business Machines Corporation | Voltage-controlled oscillators having controlling circuits |
| US20060267659A1 (en) * | 2005-05-26 | 2006-11-30 | Jiu-Liang Tsai | High-speed, low-noise voltage-controlled delay cell |
| KR101486421B1 (ko) * | 2008-07-17 | 2015-01-27 | 삼성전자주식회사 | 레벨 쉬프터를 포함하는 ｖｃｏ 회로 및 이를 구비하는반도체 장치 |
| US8154353B2 (en) * | 2009-11-03 | 2012-04-10 | Arm Limited | Operating parameter monitor for an integrated circuit |
| CN107395167B (zh) * | 2017-07-10 | 2020-07-31 | 东南大学 | 宽带可调节实时延时线电路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9308944D0 (en) * | 1993-04-30 | 1993-06-16 | Inmos Ltd | Ring oscillator |
| US5572168A (en) * | 1995-08-09 | 1996-11-05 | Lucent Technologies Inc. | Frequency synthesizer having dual phase locked loops |
| JP3147044B2 (ja) * | 1997-07-25 | 2001-03-19 | 日本電気株式会社 | 半導体記憶装置 |
-
1999
- 1999-11-29 US US09/449,863 patent/US6278334B1/en not_active Expired - Lifetime
-
2000
- 2000-06-26 GB GB0015611A patent/GB2356754B/en not_active Expired - Lifetime
- 2000-08-24 JP JP2000253557A patent/JP2001177381A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005094754A (ja) * | 2003-09-16 | 2005-04-07 | Samsung Electronics Co Ltd | ハイパーリングオシレータ、該リングオシレータを備えたシステム、及びリングオシレーティング方法 |
| JP2007235800A (ja) * | 2006-03-03 | 2007-09-13 | Matsushita Electric Ind Co Ltd | リング発振回路とこれを用いたｐｌｌ発振回路とこのｐｌｌ発振回路を用いた高周波受信装置 |
| KR100933811B1 (ko) * | 2007-11-23 | 2009-12-24 | 주식회사 하이닉스반도체 | 다중 위상 펄스 발생기 |
| US7701276B2 (en) | 2007-11-23 | 2010-04-20 | Hynix Semiconductor Inc. | Multi-phase negative delay pulse generator |
| JP2013251892A (ja) * | 2012-05-02 | 2013-12-12 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2356754A (en) | 2001-05-30 |
| GB2356754B (en) | 2004-03-31 |
| US6278334B1 (en) | 2001-08-21 |
| GB0015611D0 (en) | 2000-08-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5621340A (en) | Differential comparator for amplifying small swing signals to a full swing output | |
| EP1266453B1 (en) | High noise rejection voltage-controlled ring oscillator architecture | |
| US6204696B1 (en) | Domino circuits with high performance and high noise immunity | |
| US7292079B2 (en) | DLL-based programmable clock generator using a threshold-trigger delay element circuit and a circular edge combiner | |
| JP3017010B2 (ja) | 可変遅延線 | |
| US7355446B2 (en) | Voltage conversion circuit with stable transition delay characteristic | |
| US20120075025A1 (en) | Oscillating circuit | |
| KR20020011342A (ko) | 지연 회로, 전압 제어 지연 회로, 전압 제어 발진회로, 지연 조정 회로, ｄｌｌ 회로 및 ｐｌｌ 회로 | |
| JPH10190438A (ja) | レベルシフタ | |
| US6927606B2 (en) | Low voltage differential to single-ended converter | |
| JP2001177381A (ja) | 電圧制御発振器 | |
| JP3023591B2 (ja) | 電圧制御発振回路 | |
| US6489809B2 (en) | Circuit for receiving and driving a clock-signal | |
| JP2000077985A (ja) | 電圧制御発振器 | |
| JP2002368602A (ja) | 信号生成回路 | |
| US20060214717A1 (en) | Low amplitude differential output circuit and serial transmission interface using the same | |
| US6507229B1 (en) | Voltage controlled delay circuit | |
| JPH09148918A (ja) | 雑音余裕度を備えたダイナミックｃｍｏｓ回路 | |
| US6492836B2 (en) | Receiver immune to slope-reversal noise | |
| US11637549B2 (en) | Replica circuit and oscillator including the same | |
| US7564285B2 (en) | Controllable delay line and regulation compensation circuit thereof | |
| US20120154009A1 (en) | Latch circuitry | |
| JP3512137B2 (ja) | 電圧制御発振器及びｐｌｌ回路 | |
| JPH1022794A (ja) | 電流制御方式のリング発振器およびそれを用いた半導体集積回路装置 | |
| US6628145B1 (en) | High-speed logic gate |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20071106 |