JP2005094754A - ハイパーリングオシレータ、該リングオシレータを備えたシステム、及びリングオシレーティング方法 - Google Patents

Abstract

【課題】 高周波数のクロック信号を発生することができるリングオシレータ、その方法及びそのシステムを供給する。
【解決手段】 リングオシレータは、第１ループを形成する第１論理回路を有する。また、リングオシレータは、第２ループを形成する第２論理回路を有することによって、第１ループと第２ループに共通であるノードで位相補間が行われるようにする。位相補間に高周波数の出力信号が生成される。
【選択図】 図４

Description

本発明は、周期的な信号を発生するためのリングオシレータ、該リングオシレータを備えたシステム、及びリングオシレーティン方法に関する。

内部クロックを必要とする回路は、クロックとして使用できる周期信号を発生させるためにクロック発生器を用いることがある。また、クロック発生器は、カウンターまたは周波数を分割する他の手段を利用して、より遅いクロックに変換される周期信号を生成することができる。また、他の応用例で、クロック発生器はメモリ装置用のクロック発生器の位相ロックループ(phase-locked loop)として使用できる。

例えば、ダイナミックメモリは、動的メモリセルでの漏洩電流（leakage current）がメモリセルのデータを消失させないようにするためのリフレッシュ信号を必要とする。クロック発生器は、周期的なリフレッシュ信号を発生するのに使用できる。一部の例で、周期信号がカウンターに供給され、所定のカウント数の以後に、カウンターはリフレッシュ信号を出力することができる。

周期信号を発生するのに使用される一つの回路がリングオシレータである。このタイプのオシレータの例は、２０００年８月８日に特許となった特許文献１及び１９９３年１０月５日に特許となった特許文献２に見ることができる。一般的に、これらのアプローチは、奇数のインバーターからなる単一のループ回路を含む。出力信号が前記ループの入力にフィードバックされることによって、出力信号が反転されてハイ信号とロー信号との間で変動する信号が生成する。これにより、明確で安定したサイクルを有する周期信号が得られる。電力の大きさを増加させることで、出力信号の周期が減少されて周波数が増加する。それによって、調節可能な周波数が供給される。

他のアプローチがＳ．Ｊ．Ｌｅｅの “Ａ Ｎｏｖｅｌ Ｈｉｇｈ−Ｓｐｅｅｄ Ｒｉｎｇ Ｏｓｃｉｌｌａｔｏｒ ｆｏｒ Ｍｕｌｔｉｐｈａｓｅ ｃｌｏｃｋ Ｇｅｎｅｒａｔｉｏｎ ｕｓｉｎｇ Ｎｅｇａｔｉｖｅ Ｓｋｅｗｅｄ Ｄｅｌａｙ Ｓｃｈｅｍｅ”（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ、Ｆｅｂｒｕａｒｙ １９９７、ｐｐ．２８９−２９１）に公開されている。Ｌｅｅは相異なる位相を有する信号を利用して多重位相信号を発生するスキュー（ｓｋｅｗｅｄ）遅延技法を利用する。しかしながら、このアプローチは従来の技術より速い信号を発生することはできない。

メモリ及び技術が発達するにつれて、リフレッシュ信号、システムクロック、位相ロックループ等のような作業のためにもより速いクロック信号が必要である。上述の解決策だけでなく現在の技術レベルでの他の解決策は、新たに出現する回路技術を十分にカバーできる高周波数の信号を供給することができない。
米国特許第６，１００，７６３号明細書 米国特許第５，２５０，９１４号明細書

本発明の目的は、高周波数のクロック信号を発生することができるリングオシレータを供給することにある。
本発明の他の目的は、前記目的を達成するためのリングオシレーティング方法を供給することにある。
本発明のまた他の目的は、前記目的を達成するためのリングオシレータを備えたシステムを供給することにある。

前記目的を達成するために本発明のリングオシレータの第１形態は、第１ループを形成する第１論理回路及び第２ループを形成する第２論理回路を備え、前記第１ループと第２ループに共通であるノードで位相補間が行われるようにすることを特徴とする。
前記第１論理回路は、前記第２論理回路と共有された少なくとも一つの回路素子を備え、前記回路素子はインバーターまたは差動増幅器で構成されることを特徴とする。

前記第１論理回路は、奇数のインバーティングステージ段を備え、前記第２論理回路は偶数のインバーティングステージ段を備え、前記インバーティングステージ段はインバーターを備えるか、または前記インバーティングステージ段は差動増幅器を備えることを特徴とする。

前記目的を達成するために本発明のリングオシレータの第２形態は、第１奇数のインバーティングステージ段を有する第１ループを形成する第１論理回路、前記第１ループ及び第２ループに共通である第１ノードで位相補間が行われるように第２ループを形成する第２論理回路、第２奇数のインバーティングステージ段を有する第３ループを形成する第３論理回路を備え、前記位相補間が第２ノードで行われるようにし、前記第２ノードは前記第２ループと第３ループに共通であることを特徴とする。

前記位相補間が少なくとも三つの相異なるノードから行われるように配列された少なくとも二つの追加回路ループを備えることを特徴とし、位相ロックループを備えることを特徴とする。

前記目的を達成するために本発明のリングオシレータの第３形態は、第１及び第２回路ループ及び位相補間が行われる前記第１及び第２回路ループに共通であるノードを備え、前記第１ループによって独立的に供給される発振信号より高い周波数を有する第１発振信号を生成することを特徴とする。

前記リングオシレータは、位相補間が行われる第２ノード及び第３ループをさらに備え、前記第１発振信号よりも高い周波数を有する発振信号を生成することを特徴とする。
そして、前記リングオシレータは、少なくとも二つの追加回路ループをさらに備え、前記第１発振信号よりも高い周波数を有する発振信号を生成することを特徴とする。

前記目的を達成するために本発明のリングオシレータの第4形態は、第１回路ループ及び第２回路ループの共通出力に位置した第１ノード、前記第１ノード前のインバーティングステージ段に位置した第２ノード、前記第１ノード後のインバーティングステージ段に位置した第３ノード、及び少なくとも二つの回路ループに共通となるように位置した第４ノードを備え、位相補間が前記第４ノードで行われるようにすることを特徴とする。

前記第１回路ループは、前記第２回路ループと共有された少なくとも一つの回路素子を備え、前記第２ノードが前記第２回路ループ及び第３回路ループに共通となり位相補間が行われるように配列された第３回路ループをさらに備えることを特徴とする。

少なくとも三つのノードが前記ループのうち少なくとも二つのループと共通され、位相補間が前記三つのノードの各ノードで行われるように配列された少なくとも二つの追加回路ループをさらに備えることを特徴とする。

前記他の目的を達成するために本発明のリングオシレーティング方法は、第１ノードで第１位相を有する第１出力信号を生成する段階と、前記第１ノードで第２位相を有する第２出力信号を生成する段階と、前記第１ノードで前記第１及び第２位相を補間して前記第１出力信号の周波数よりも高い出力の周波数を有する第１結果的な出力信号を生成する段階と、を含むことを特徴とし、前記方法は第２ノードで第３位相を有する第３出力信号を生成する段階、及び前記第３出力信号を前記第２ノードの第１出力信号と第２出力信号の少なくとも一つと補間して、第２結果的な出力信号が前記第１結果的な出力信号よりも高い周波数を有するような段階をさらに含むことを特徴とする。

また、前記他の目的を達成するために本発明のシステムの第１形態は、複数の命令及びアドレス信号を発生するメモリ制御機、及び複数のメモリ装置を有すると共に前記メモリ制御機から複数の命令及びアドレス信号を受信するメモリモジュールとを備え、データを貯蔵するための前記メモリ装置のそれぞれは、前記データを貯蔵するための複数のメモリセルと、位相ロックループ用として動作するリングオシレータとを備え、前記リングオシレータは第１ループを形成する第１論理回路、及び第２ループを形成する第２論理回路を備えて、前記第１ループと第２ループに共通であるノードで位相補間が行われるようにすることを特徴とする。

前記メモリ装置は、静的ランダムアクセスメモリ（ＳＲＡＭ）、動的ランダムアクセスメモリ（ＤＲＡＭ）、及びリード専用メモリ（ＲＯＭ）で構成されたグループから選択された一つを備えることを特徴とする。
前記第１論理ループは奇数のインバーティングステージ段を備え、前記第２論理回路は偶数のインバーティングステージ段を備えることを特徴とする。

また、前記他の目的を達成するために本発明のシステムの第２形態は、複数の命令及びアドレス信号を発生し、第１クロック信号を受信するメモリ制御機と、複数のメモリ装置を有すると共に前記メモリ制御機から複数の命令及びアドレス信号を受信するメモリモジュールと、前記第１クロック信号を発生し、前記第１クロック信号を前記メモリ制御機に転送するクロック発生器とを備え、前記クロック発生器はクロックソース及びリングオシレータを含む位相ロックループを備え、前記リングオシレータは、第１ループを形成する第１論理回路、及び第２ループを形成する第２論理回路を備えて、前記第１ループと第２ループに共通であるノードで位相補間が行われるようにすることを特徴とする。
前記クロック発生器はマザーボード上に直接実装されることを特徴とする。

本発明のリングオシレータは、少なくとも一つ以上のノードでクロック信号が位相補間されることによって高周波数のクロック信号を発生することができる。

本発明の前記目的及び他の目的、特徴及びメリットは、図を参照しながら詳細に説明する次の実施例から、より明確になる。
図１Aには、リングオシレータの従来の実施例が示されている。図に示すように、出力（Ｖｏｓｃ）がインバーターＩ１に戻されて信号がハイレベルとローレベルとの間でトグルされる。この信号の周期はインバーターによる信号処理により引き起こされる遅延に相当する。インバーターの代わりに差動増幅器を利用する従来のリングオシレータの他の実施例が図１Ｂに示されている。インバーター、または差動増幅器のような実施とは関係なく、これらの構成要素をインバーティングステージ段と言う。図１Ａ及び図１Ｂの各実施例は、三つのインバーティングステージ段を有する。ハイ信号とロー信号との間のトグルの全体周期はステージの数と各ステージでの遅延によって決定される。

図１Ａまたは図１Ｂにおいて、ノードＡ、Ｂ及びＣを見ると、各ノードでの入力信号及び出力信号の数を決定することができる。図２にはノードごとに一つの入力信号と一つの出力信号があることを示すノード分析が示されている。相異なる信号間の位相混合(phase mixing)を利用して、示されたリングオシレータの周期よりもさらに短い周期を有する結果信号を得ることが可能である。しかし従来の実施例では、ノードに位相混合がなく、入力信号と出力信号との間のインバーティングステージの数によって出力信号の周期が固定される。

オシレータの従来の実施例に対応するタイミングダイアグラムが図３に示されている。各インバーターの幅／長さが同じである場合、ノードＡとノードＢとの間の入力信号下降エッジと出力信号上昇エッジとの間の遅延時間（Ｄ）は、ノードＢとノードＣとの間の入力信号上昇エッジと出力信号下降エッジとの間の遅延時間（Ｄ）と実質的に同一である。ノード間の遅延時間は殆ど同一である。従って、上述で説明した限界を有する周期的な出力信号が生成される。

回路の複雑さを増やすことなく、より短い周期とより高い周波数を有する信号を生成する出力信号の位相混合を有している本発明の一実施例が図４に示されている。本発明の他の実施例は図５に示されている。図４では、インバーティングステージ段としてインバーターを利用する一実施例が示されているが、図５の一実施例では、インバーティングステージ段として差動増幅器を利用する。インバーティングステージ段として使われる特定構成要素は、これらの例に限定されるものではないが、本発明をより明確に説明することができ、しかもよく知られている構成要素である。

前記回路は、二つの回路ループ、つまりインバーターＩ１、Ｉ２、Ｉ３を通る第１回路ループ、及びインバーターＩ４、Ｉ５、Ｉ２、Ｉ３を通る第２回路ループを有する。この二つのループからの信号はノードＡで混合される。このノードで、ノードＣからの出力信号は、第２ループの二つのインバーティングステージ段及び第１ループからのただ一つのインバーティングステージ段を通過する。ノードＡで、信号間の変化ために位相混合が起きる。ここで使用される位相混合は、同一のノードで相異なる位相を有する少なくとも二つの信号の混合を意味する。

図４及び図５の実施例のノード分析が図６に示されている。ここでわかるように、ノードＢ及びノードＤはそれぞれ一つの入力と一つの出力を有する。ノードＢは、信号をノードＣに出力し、ノードＡから入力信号を受信する。ノードＤは、ノードＣから出力信号を受信し、入力信号をノードＡに供給する。従来の技術とは異なって、ノードＣは二つの出力信号、すなわちノードＡに供給される出力信号及びノードＤに供給される出力信号を供給し、ノードＢから入力信号を受信する。また、従来の技術とは異なって、ノードＡは二つの入力信号、すなわちノードＤから一つの入力信号及びノードＣから一つの入力信号を受信し、一つの出力信号をノードＢへ出力する。

相異なる位相を有する二つの入力信号の受信は、ノードＡで位相混合が起きる。結果信号のタイミングダイアグラムが図７Ａに示されている。ノードＡとノードＢとの間の入力信号下降エッジと出力信号上昇エッジとの間の遅延時間（Ｄ）は、ノードＢとノードＣとの間の入力信号上昇エッジと出力信号下降エッジとの間の遅延時間（Ｄ）と同一である。Ｃの下降時間とＡの上昇時間との間の遅延時間（ｄ）は遅延時間（Ｄ）よりも短い。これは入力信号Ａ′及びＡ″がこのノードで補間(interpolate)されるためである。信号Ａ′はインバーターＩ５を通った信号Ｄの反転信号であり、信号Ａ″はインバーターＩ１を通った信号Ｃの反転信号である。ノード間の遅延時間は、リングオシレータが少なくとも二つのループによって具現される時、ノードごとの相異なる値によって制御できる。

ノード分析は、図７Ｂに示された各種ノードの信号のタイミングダイアグラムを見ることによってより容易に理解することができる。ノードＣからの信号がハイであれば、ノードＡの信号は遅延された後に第１ループを通ってローとなる。ノードＤの信号もまたローとなる。ノードＡの信号はインバーターＩ５からハイとなる。Ａノードの補間された信号が最終ラインに示されている。二つの点線との間でわかるように、補間された信号はより短い周期を有する。

本発明の他の実施例が図８Ａに示されている。図８Ａは三つのループを有する。図６の実施例と同様に、第１回路ループは奇数のインバーティングステージ段を有し、第２回路ループは偶数のインバーティングステージ段を有する。全体の結果的なインバーティングステージ段の総数は一般的に所望の発振信号を生成するために奇数でなければならない。図８Ａの実施例では、第３ループには奇数のインバーティングステージ段が追加されている。

この一実施例で、第１回路ループは三つのインバーティングステージ段Ｉ１、Ｉ２、Ｉ３で構成される。第２回路ループは四つのインバーティングステージ段Ｉ４、Ｉ５、Ｉ２、Ｉ３で構成される。第３回路ループはノードＢ、Ｃ、Ｄ、Ｂの間の三つのインバーティングステージ段Ｉ３、Ｉ４、Ｉ６で構成される。この一実施例では、位相補間がノードＡ及びＢで行われる。ノードＡで、二つの入力信号がインバーターＩ１及びインバーターＩ５から入力される。ノードＢでは、二つの入力信号がインバーターＩ２及びインバーターＩ６から入力される。従って、前より早い出力パルスの周波数が得られる。

図８Ｂでのノード分析によりわかるように、ノードＡ及びＢは二つの入力信号を受信する。同様に、図８Ｃのタイミングダイアグラムは二つのノードでの補間から得られた結果信号を示す。各ノードＡ及びＢでの発振パルスの上昇時間または下降時間は、ノードＣ及びノードＤでの発振パルスのうちの一つよりは速い。出力パルスの周波数は、二つのノードでのより短い遅延のためにさらに速くなる。従って、前よりも一層速い出力信号が得られる。

すべてのノードで位相補間を利用する他の実施例が図９Ａに示されている。出力パルスは、ここで示された実施例のうち最も高い周波数を有する。高速パルスが必要でないのでなければ全てのノードでの位相混合が最も好ましいであろう。速度と回路の複雑さとの間の設計トレードオフは、システムの要求を満足できるような十分高い周波数を有する出力パルスが補間により生成されれば、最も好ましいとされたすべてのノードよりは少ないノードでの補間で間に合うという結果をもたらすだろう。しかし、一般的に、最高の周波数を有する出力信号が最も好ましいものである。

図９Ａの回路のノード分析が図９Ｂに示されている。図に示すように、全てのノードは二つ入力信号を受信し、二つの出力信号を生成する。位相補間または混合が全てのノードの二つの入力信号から行われる。出力信号は、一般的に二つの実際の出力信号として具現されなくなる。これらの信号は、、通常、二つのライン上で転送される方式で供給される一つの出力信号である。例えば、インバーターＩ１４の出力は、一つの出力信号であり、ただ単にインバーターＩ１５、Ｉ１８の入力に供給され、従って、二つの出力信号として参照されるだけである。

今までの説明から、位相混合は特定ノードの二つの信号に対して行われた。図１０Ａの実施例では、位相混合が四つの入力信号を利用して行われる。例えば、ノードＡには、四つのインバーターＩ２５、Ｉ３０、Ｉ３２、Ｉ３３のそれぞれから受信される四つの入力信号が存在する。この四つの入力信号が補間に使用され、高周波数を有する結果的な出力信号のために四つの入力信号の位相混合が行われる。

この方式で、位相混合は多数の相異なる応用に使用することができる一層速い出力信号を可能にする。例えば、メモリシステムはクロック発生器の位相ロックループとして高周波出力信号を利用することができ、ここでクロック発生器は出力バッファー用の内部クロックを発生したり、メモリをリフレッシュしたり、クロックアドレスを供給したり、メモリ用データにアクセスするために使用される。このようなシステムの例が図１１に示されている。クロック発生器１０は本発明の一実施例に係るパルス発生器１２及びリングオシレータ１６を利用する位相ロックループ(PLL; phase-locked loop)１４を有する。

前記システムの他の実施例が図１２に示されている。図１２で、リングオシレータは、メモリモジュール２０内でリングオシレータ１６ａ、１６ｂとしてＤＲＡＭ装置１９ａ、１９ｂの一部になっている。メモリモジュール２０は複数のメモリ装置１９ａ、１９ｂを備えることができる。この実施例で、ＰＬＬはメモリモジュール２０に搭載されたメモリ装置に配置される。メモリ装置に配置されたＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）は、本発明によるリングオシレータを含むこともできる。次に、結果的なクロック信号がメモリ制御機１８及びメモリモジュール２０に供給され、ＰＬＬ（またはＤＬＬ）の結果的なクロック信号がメモリ装置に配置された出力バッファーに供給できる。

本発明の実施例の原理を例示及び説明したが、本発明はそのような原理を逸脱せず、配列及び詳細事項が変更できることを当業者は理解できるだろう。添付された請求範囲の思想及び範囲内に属する全ての変更は請求されるものである。

リングオシレータの従来実施例を示す図である。 リングオシレータの従来実施例を示す図である。 リングオシレータの従来実施例のノード入力／出力信号を示す図である。 リングオシレータの従来実施例のタイミングダイアグラムを示す図である。 リングオシレータの一実施例を示す図である。 リングオシレータの他の実施例を示す図である。 リングオシレータの従来実施例のノード入力／出力信号を示す図である。 リングオシレータのノード信号のタイミングダイアグラムを示す図である。 リングオシレータのノード信号のタイミングダイアグラムを示す図である。 リングオシレータの他の実施例を示す図である。 図８Ａに示す実施例の入力／出力信号を示す図である。 図８Ａに示す実施例のタイミングを示す図である。 リングオシレータの他の実施例を示す図である。 図９Ａに示す実施例の対応入力／出力信号を示す図である。 リングオシレータの他の実施例を示す図である。 図１０Ａに示す実施例の対応入力／出力信号を示す図である。 位相ロックループとしてリングオシレータを利用するクロック発生器を有するシステムの一実施例を示す図である。 リングオシレータを有するシステムの他の実施例を示す図である。

Claims (28)

1. 第１ループを形成する第１論理回路と、
   第２ループを形成する第２論理回路と、
   を備えて前記第１ループと第２ループに共通であるノードで位相補間が行われるようにすることを特徴とするリングオシレータ。
2. 前記第１論理回路は、前記第２論理回路と共有された少なくとも一つの回路素子を備えることを特徴とする請求項１に記載のリングオシレータ。
3. 前記回路素子は、インバーターまたは差動増幅器を備えることを特徴とする請求項２に記載のリングオシレータ。
4. 前記第１論理回路は奇数のインバーティングステージ段(stage)を備え、
   前記第２論理回路は偶数のインバーティングステージ段を備えることを特徴とする請求項１に記載のリングオシレータ。
5. インバーティングステージ段は、インバーターを備えることを特徴とする請求項４に記載のリングオシレータ。
6. インバーティングステージ段は、差動増幅器を備えることを特徴とする請求項４に記載のリングオシレータ。
7. 第１奇数のインバーティングステージ段を有する第１ループを形成する第１論理回路と、
   前記第１ループ及び第２ループに共通である第１ノードで位相補間が行われるように第２ループを形成する第２論理回路と、
   第２奇数のインバーティングステージ段を有する第３ループを形成する第３論理回路と、
   を備えて前記位相補間が第２ノードで行われるようにし、前記第２ループと第３ループに共通であることを特徴とするリングオシレータ。
8. 前記位相補間が少なくとも三つの相異なるノードで行われるように配列された少なくとも二つの追加回路ループを備えることを特徴とする請求項７に記載のリングオシレータ。
9. 位相ロックループを備えることを特徴とする請求項７に記載のリングオシレータ。
10. 第１及び第２回路ループと、
    位相補間が行われる前記第１及び第２回路ループに共通であるノードと、を備えて前記第１ループによって独立的に供給される発振信号よりも高い周波数を有する第１発振信号を生成することを特徴とするリングオシレータ。
11. 位相補間が行われる第２ノード及び第３ループをさらに備え、
    前記オシレータは、前記第１発振信号よりも高い周波数を有する発振信号を生成することを特徴とする請求項１０に記載のリングオシレータ。
12. 少なくとも二つの追加回路ループをさらに備え、
    前記オシレータは、前記第１発振信号よりも高い周波数を有する発振信号を生成することを特徴とする請求項１０に記載のリングオシレータ。
13. 第１回路ループ及び第２回路ループの共通出力に位置した第１ノードと、
    前記第１ノードの前のインバーティングステージ段に位置した第２ノードと、
    前記第１ノードの後のインバーティングステージ段に位置した第３ノードと、
    少なくとも二つの回路ループに共通となるように位置した第４ノードと、
    を備えて位相補間が前記第４ノードで行われるようにすることを特徴とするリングオシレータ。
14. 前記第１回路ループは、前記第２回路ループと共有された少なくとも一つの回路素子を備えることを特徴とする請求項１３に記載のリングオシレータ。
15. 前記第２ノードが前記第２回路ループ及び第３回路ループに共通となり、位相補間が行われるように配列された第３回路ループをさらに備えることを特徴とする請求項１３に記載のリングオシレータ。
16. 少なくとも三つのノードが前記ループのうち少なくとも二つのループと共通となり位相補間が前記三つのノードの各ノードで行われるよう配列された少なくとも二つの追加回路ループをさらに備えることを特徴とする請求項１３に記載のリングオシレータ。
17. 第１ノードで第１位相を有する第１出力信号を生成する段階と、
    前記第１ノードで第２位相を有する第２出力信号を生成する段階と、
    前記第１ノードで前記第１及び第２位相を補間して前記第１出力信号の周波数よりも高い出力周波数を有する第１結果的な出力信号を生成する段階と、
    を含むことを特徴とするリングオシレーティング方法。
18. 第２ノードで第３位相を有する第３出力信号を生成する段階と、
    前記第３出力信号を前記第２ノードの第１出力信号と第２出力信号の少なくとも一つを補間して、第２結果的な出力信号が前記第１結果的な出力信号よりも高い周波数を有する段階と、
    をさらに含むことを特徴とする請求項１７に記載のリングオシレーティング方法。
19. 複数の命令及びアドレス信号を発生するメモリ制御機と、
    複数のメモリ装置を有すると共に前記メモリ制御機から複数の命令及びアドレス信号を受信するメモリモジュールとを備え、
    データを貯蔵するための前記メモリ装置のそれぞれは、
    前記データを貯蔵するための複数のメモリセルと、
    位相ロックループ用として動作するリングオシレータとを備え、
    前記リングオシレータは、
    第１ループを形成する第１論理回路と、
    第２ループを形成する第２論理回路と、
    を備えて、前記第１ループと第２ループに共通であるノードで位相補間が行われるようにすることを特徴とするシステム。
20. 前記メモリ装置は、静的ランダムアクセスメモリ（ＳＲＡＭ），動的ランダムアクセスメモリ（ＤＲＡＭ），及びリード専用メモリ（ＲＯＭ）で構成されたグループから選択された一つを備えることを特徴とする請求項１９に記載のシステム。
21. 前記第１論理ループは、奇数のインバーティングステージ段を備えることを特徴とする請求項１９に記載のシステム。
22. 前記第２論理回路は、偶数のインバーティングステージ段を備えることを特徴とする請求項１９に記載のシステム。
23. 前記インバーティングステージ段は、インバーターを備えることを特徴とする請求項２１に記載のシステム。
24. 前記インバーティングステージ段は、差動増幅器を備えることを特徴とする請求項２１に記載のシステム。
25. 前記インバーティングステージ段は、インバーターを備えることを特徴とする請求項２２に記載のシステム。
26. 前記インバーティングステージ段は、差動増幅器を備えることを特徴とする請求項２２に記載のシステム。
27. 複数の命令及びアドレス信号を発生し、第１クロック信号を受信するメモリ制御機と、
    複数のメモリ装置を有すると共に前記メモリ制御機から複数の命令及びアドレス信号を受信するメモリモジュールと、
    前記第１クロック信号を発生し、前記第１クロック信号を前記メモリ制御機に転送するクロック発生器とを備え、
    前記クロック発生器は、クロックソース及びリングオシレータを含む位相ロックループを備え、
    前記リングオシレータは、
    第１ループを形成する第１論理回路と、
    第２ループを形成する第２論理回路と、
    を備えて、前記第１ループと第２ループに共通であるノードで位相補間が行われるようにすることを特徴とするシステム。
28. 前記クロック発生器は、マザーボード(motherboard)上に直接実装されることを特徴とする請求項２７に記載のシステム。
    

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