CN110892641B - 多相时钟发生器 - Google Patents

Abstract

各种实施例包含具有多相发生器的装置及方法。所述多相发生器可包含多个延迟装置，其与具有指定混合比的一组相位混合器耦合，以基于所述指定混合比产生同相间隔开经构造相位量的信号。公开了另外的设备、系统及方法。

Description

多相时钟发生器

优先权申请

本申请要求2017年6月14日提交的美国申请序号15/622,739的优先权权益，所述申请以全文引用的方式并入本文中。

背景技术

用于多相发生器的常规设计使用多个可调整延迟线或模拟小区。这些设计可使用缓慢的锁定过程，从而导致长于所需时间的初始化时间。另外，至少部分地由于使用电路来控制延迟线或模拟小区，这些设计可具有高于所需的功率消耗。这些功率消耗特性可能使在空闲模式下的省电操作变得困难，尤其当在许多操作条件下进行断电退出或待机时。使用常规环形振荡器的相位发生器可能是不合需要的。如果没有向环形振荡器提供用于电压控制的偏置，则环形振荡器可限于固定频率。如果提供用于电压控制的偏置，则环形振荡器的操作范围可受限并且具有无法达到即时接通能力的长初始化。

附图说明

图1是根据各种实施例的实例三相发生器的框图。

图2是根据各种实施例的从操作图1的实例三相发生器产生的波形的图示。

图3展示根据各种实施例的可在图1中使用的实例相位混合器。

图4是根据各种实施例的多相发生器的表示。

图5是根据各种实施例的从操作图4的实例多相发生器产生的波形的图示。

图6是根据各种实施例的多相发生器的表示，所述多相发生器具有耦合到延迟控制电路以接收延迟控制信号的输入。

图7至13是根据各种实施例的使用图1的三相发生器的实例模拟的波形。

图14是根据各种实施例的用于产生多个相位的实例方法的特征的流程图。

图15说明根据各种实施例的经布置以提供多个电子组件的晶片的实例。

图16展示根据各种实施例的包含N相发生器的实例系统的框图。

图17是从操作图1的实例三相发生器产生的示范性波形的图示。

具体实施方式

以下详细描述参考借助于图式展示本发明的各种实施例的附图。这些实施例通过足够的细节描述以使得所属领域的技术人员能够实践这些及其它实施例。可利用其它实施例，且可对这些实施例作出结构、逻辑，及电气变化。各种实施例不一定相互排斥，因为一些实施例可与一或多个其它实施例组合以形成新的实施例。因此，以下详细描述不应被视为具有限制性意义。

在各种实施例中，提供一种多相发生器，所述多相发生器相对于输入时钟信号以全频率操作并且具有提供多个时钟的即时接通能力，其中每个时钟相对于时钟的共同周期与其它时钟处于不同相位。所产生的多个时钟中的每个时钟在时间上与每个相应其它时钟偏移共同周期除以包括多个时钟的时钟数目的整数倍。即时接通表示多个时钟的至少一个时钟相位在从其产生多个时钟的输入时钟信号的一个时钟循环(周期)内起始。

如本文所教示的多相发生器可提供制造的简易性，这可避免常规多相发生器的设计挑战并且可针对多个应用实现输入/输出(I/O)即时开/关多相省电操作的灵活性。此类多相发生器可在半导体裸片中以较小占地面积实施，而无需使用电路以在生成多相信号时实施锁定时间。举例来说，可实施三相发生器以将三倍数据速率动态随机存取存储器(TDR-RAM)产品演变为双倍数据速率随机存取存储器(DDR-RAM)之外的下一代产品。如本文所教示的三相发生器可使三倍数据速率(TDR)产品能够以较低成本准备好用于DDR-RAM之外的下一渐进速度升级。可实施此三相发生器以在较宽操作频率范围内提高存储器带宽，而不会将时钟频率增至三倍，这样可简化制造过程并减少设计挑战。低功率全频即时接通三相发生器设计解决方案可实现约7ps至约8ps的紧密相位精度。如本文所教示，可获得有效I/O带宽设计并且可在实施三相发生器的情况下通过TDR操作或三级信令来实现潜在的存储器带宽延伸解决方案。

图1是实例三相发生器102的实施例的框图。可通过即时接通设计架构来构造三相发生器102。通过与适当比率延迟的时钟信号进行相位混合，三相发生器102可以三相布置产生三个时钟。三相发生器102可包括时钟输入103，用于接收具有周期的输入时钟信号CLK及三个输出106-1、106-2及106-3以分别提供三个时钟信号CK0、CK120及CK240。三个时钟信号CK0、CK120及CK240中的每个时钟信号与三个时钟信号集合中的另一时钟信号同相间隔开120(360/3)度，其中三个时钟信号中的每一者可具有与输入时钟信号的周期相等的周期。三相发生器102的架构包含以开环型式耦合而无反馈的多个延迟装置及相位混合器。

三相发生器102可包含耦合在一起的多个延迟装置，其中多个延迟装置中的延迟装置耦合到时钟输入103以接收输入时钟信号CLK。多个延迟装置可在从第一延迟装置104-1开始的串联链中包括第一延迟装置104-1、第二延迟装置104-2、第三延迟装置104-3及第四延迟装置104-4，所述串联链使用节点108-1、108-2、108-3、108-4及108-5耦合到输入时钟信号CLK，其中第四延迟装置104-4处于串联链的末端处。延迟装置布置在串联链中，以便延迟装置中的一者的输出耦合到链中的下一延迟装置的输入。延迟装置104-1、104-2、104-3及104-4中的每一者可提供共同延迟量Δt。共同延迟量Δt可大于或等于输入时钟信号的最小周期的五分之一并且小于输入时钟信号的最小周期。最小周期是使用时钟的装置的参数。

三相发生器102可包含一组相位混合器105-1及105-2。每个相位混合器105-1及105-2具有1到2的混合比及共同延迟Δtp。如本领域技术人员已知，具有混合比M：N的相位混合器可通过混合两个输入信号来提供信号，因此两个输入信号中的一者相对于另一输入信号具有强度N/M。相位混合器105-1及105-2具有A输入及B输入，其中在B输入处接收到的信号具有A输入处的信号强度的两倍。

相位混合器105-1具有输入，用于从延迟装置104-3的输出接收输入时钟信号CLK及延迟输入时钟信号。可耦合第一相位混合器105-1的输入，以在与第一相位混合器105-1的混合比中的2相关的第一相位混合器105-1的B输入处接收时钟信号CLK。另一相位混合器，即相位混合器105-2具有经耦合以从多个延迟装置中的不同者的输出接收不同延迟输入时钟信号的输入。相位混合器可基于混合比及将从相应相位混合器可操作地输出的三个时钟信号的相位而耦合到多个延迟装置的输出。第一相位混合器105-1具有输出，以提供三个时钟信号中的零相位的时钟。

第二相位混合器105-2具有耦合到串联链中的第一延迟装置104-1的输出的输入，及耦合到串联链中的第四延迟装置104-4的输出的输入。第二相位混合器105-2具有输出，以提供三个时钟信号的120度相位的时钟。第二相位混合器105-2的输入可在与第二相位混合器105-2的混合比中的2相关的第二相位混合器105-2的B输入处耦合到第四延迟装置104-4的输出。

多个延迟装置中的第五延迟装置106可提供与第一相位混合器105-1及第二相位混合器105-2的共同延迟量Δtp相等的延迟量。第五延迟装置106的输入耦合到串联链中的第二延迟装置104-2的输出，并且具有输出以在三相发生器102的输出106-3处提供三个时钟信号的240度相位的时钟。

延迟装置104-1、104-2、104-3、104-4及106可构造为反相器。在CLK输入到反相器104-1的情况下，反相器104-1的输出是具有延迟Δt的CLK的补码，可称为CLKDF。时钟信号的补码是移位180°的时钟信号。在CLK输入到反相器104-1的情况下，反相器104-2的输出是CLK2，其基本上为具有2*Δt延迟的CLK(符号*是指乘法运算符)。在CLK输入到反相器104-1的情况下，反相器104-3的输出是具有3*Δt延迟的CLK的补码，可称为CLK3F。在CLK输入到反相器104-1的情况下，反相器104-4的输出是CLK4，其基本上为具有4*Δt延迟的CLK。在不使用电路来划分CLK的情况下，可相对于CLK以全频产生CLKDF、CLK2、CLK3F及CLK4。

图2是从操作图1的实例三相发生器102产生的波形的图示。此图示提供所产生三个信号CK0、CK120及CK240的即时接通时序的实例，其中这些时钟在CLK周期内开始。在延迟装置104-1、104-2、104-3、104-4及106为反相器的情况下，输入到第一相位混合器105-1的信号为CLK及其具有各种延迟的补码。在CLK具有周期tCK的情况下，相位混合器105-1及105-2的输入信号具有周期tCK，并且混合比1:2可用于提供CK0、CK120及CK240以相对于彼此具有tCK/3的相位。如图2所示，在第一相位混合器105-1具有混合比1:2的情况下，输入中的一者具有以强度2x拉动脉冲边缘的强度，而另一输入具有反强度1x，同时保持tCK周期。第一相位混合器105-1的输出为CK0，其具有从CLK的上升沿211移位Δt的上升沿。使用延迟Δt及Δtp产生CK240。

图3展示可用于图1中的实例2:1相位混合器105-1的实施例。相位混合器105-1可包含可控反相器207-1及207-2，以及用于产生CL0的CLK3F及CLF的输入。可控反相器207-1及207-2可由控制信号QFINE及称为QFINEF的QFINE的补码控制。相位混合器105-1可经构造以接收控制信号QFINE及QFINEF作为数字控制信号。或者，相位混合器105-1可经构造以接收模拟控制信号QFINE及与QFINE呈180°的QFINEF。

图4是多相发生器402的表示。多相发生器402具有用于接收输入时钟信号的输入，及用于输出一组N个时钟信号的N个输出，其中N是正整数，其中每个时钟信号与所述组N个时钟信号中的另一时钟信号同相间隔开360/N度。可通过与适当比率延迟的时钟信号进行相位混合来实施多相发生器402。多个延迟装置可耦合在一起并且布置有一组相位混合器，其中每个相位混合器具有混合比1:(N-1)。所述组中的相位混合器可具有用于接收输入时钟信号的输入，及用于从多个延迟装置中的延迟装置的输出接收延迟输入时钟信号的输入。其它相位混合器中的每一者可具有输入，所述输入经耦合以从多个延迟装置中的不同者的输出接收不同延迟输入时钟信号。相位混合器与多个延迟装置的输出的耦合可基于混合比，及从相应相位混合器可操作地输出的N个时钟信号的相位。

多个延迟装置可包含提供共同延迟量的一定数目的多个延迟装置，其中多个延迟装置中的一个延迟装置提供与相位混合器的共同延迟量相等的延迟量。具有(N-1)*360/N的相位的时钟信号可从延迟装置可操作地输出，所述延迟装置提供与相位混合器的共同延迟量相等的延迟量。一定数目的多个延迟装置可提供大于或等于输入时钟信号的最小周期的五分之一及小于输入时钟信号的最小周期的共同延迟量。

图5是从操作图1的实例N相发生器402产生的波形的图示。此图示提供所产生信号CK0…CK(k-1)*2π/N、CKk*2π/N、CK(k+1)*2π/N…及CK(N-1)*2π/N的即时接通时序的实例，其中这些时钟在CLK的周期tCK内开始。在多个延迟装置是反相器的情况下，输入到所述组相位混合器的信号是CLK及其具有各种延迟的补码。在CLK具有周期tCK的情况下，所述组相位混合器的输入信号具有周期tCK，并且混合比1：N可用于向时钟提供相对于彼此的相位tCK/N。如图5中所示，对于具有混合比1：N的所述组相位混合器，输入中的一者具有以强度(N-k)拉动脉冲边缘的强度，而另一输入具有反强度k，同时保持tCK周期。可使用反相器的延迟及所述组相位混合器的延迟产生CK(N-1)*2π/N。

图6是多相发生器602的表示，所述多相发生器具有耦合到延迟控制电路613以接收延迟控制信号的输入。多相发生器602可类似于图4的多相发生器402实施。多相发生器602具有用于接收输入时钟信号的输入，及用于输出一组N个时钟信号的N个输出，其中N是正整数，其中每个时钟信号与所述组N个时钟信号中的另一时钟信号同相间隔开360/N度。可通过与适当比率延迟的时钟信号进行相位混合来实施多相发生器602。多个延迟装置可耦合在一起并且布置有一组相位混合器，其中每个相位混合器具有混合比1:(N-1)。多相发生器602可使用延迟控制信号来调整多相发生器602的一定数目的多个延迟装置中的每一者共有的延迟量，及调整多相发生器602的相位混合器中的每一者共有的延迟量，其中这些装置的延迟量自适应地基于输入时钟信号的频率范围进行调整。

延迟控制电路可包含频率检测，以将所述输入时钟信号的频率识别为处于三个频率范围的一者中，及基于所述所识别频率产生所述延迟控制信号。三个频率范围可对应于高频率范围、中间频率范围或低频率范围，举例来说，高速可对应于包含500皮秒的距离，中间距离可包含毫秒，并且慢频率可包含超过毫秒的周期。延迟控制电路可包含模式寄存器，用于存储数据以产生延迟控制信号。延迟控制信号可为数字信号。或者，延迟控制信号可为模拟信号。

图1的多相发生器102、图4的多相发生器402，或图6的多相发生器602可集成在处理器集成电路中。图1的多相发生器102、图4的多相发生器402，或图6的多相发生器602可集成在存储器集成电路中。多相发生器102、多相发生器402，或多相发生器602可集成在其它电子装置中，所述电子装置利用彼此具有相位关系的多个时钟信号。此多相发生器可实现为集成电路，所述集成电路连接到使用由多相发生器产生的信号的其它集成电路。

图7至13是使用图1的三相发生器的实例模拟的波形。图7是其中具有周期为330ps的输入CLK的三相发生器的模拟，其在90℃下在1.1V下具有895.4μA的平均漏极电流。从三相发生器输出的信号的对应理想相位间隔是110ps。相位0与相位120之间的相位差是108.5ps。相位120与相位240之间的相位差是115.2ps。相位240与相位0之间的相位差是110.6ps。信号具有等于±5.2ps的最大相位误差。

图8是其中具有周期为360ps的输入CLK的三相发生器的模拟，其在90℃下在1.1V下具有834.4μA的平均漏极电流。从三相发生器输出的信号的对应理想相位间隔是120ps。相位0与相位120之间的相位差是116.8ps。相位120与相位240之间的相位差是124.2ps。相位240与相位0之间的相位差是120.4ps。信号具有等于±4.2ps的最大相位误差。

图9是其中具有周期为400ps的输入CLK的三相发生器的模拟，其在90℃下在1.1V下具有771.7μA的平均漏极电流。从三相发生器输出的信号的对应理想相位间隔是133.3ps。相位0与相位120之间的相位差是130.5ps。相位120与相位240之间的相位差是136.1ps。相位240与相位0之间的相位差是133.8ps。信号具有等于±2.8ps的最大相位误差。

图10是其中具有周期为500ps的输入CLK的三相发生器的模拟，其在90℃下在1.1V下具有636.6μA的平均漏极电流。从三相发生器输出的信号的对应理想相位间隔是166.6ps。相位0与相位120之间的相位差是165.6ps。相位120与相位240之间的相位差是166.9ps。相位240与相位0之间的相位差是167.5ps。信号具有等于±1.0ps的最大相位误差。

图11是其中具有周期为600ps的输入CLK的三相发生器的模拟，其在90℃下在1.1V下具有569.9μA的平均漏极电流。从三相发生器输出的信号的对应理想相位间隔是200ps。相位0与相位120之间的相位差是199.9ps。相位120与相位240之间的相位差是192ps。相位240与相位0之间的相位差是208.1ps。信号具有等于±8.1ps的最大相位误差。

图12是其中具有周期为700ps的输入CLK的三相发生器的模拟，其在90℃下在1.1V下具有519.6μA的平均漏极电流。从三相发生器输出的信号的对应理想相位间隔是233.3ps。相位0与相位120之间的相位差是226.1ps。相位120与相位240之间的相位差是234.6ps。相位240与相位0之间的相位差是239.3ps。信号具有等于±7.2ps的最大相位误差。

图13是其中具有周期为800ps的输入CLK的三相发生器的模拟，其在90℃下在1.1V下具有478.5μA的平均漏极电流。从三相发生器输出的信号的对应理想相位间隔是266.6ps。相位0与相位120之间的相位差是264.3ps。相位120与相位240之间的相位差是267.6ps。相位240与相位0之间的相位差是268ps。信号具有等于±2.3ps的最大相位误差。

图14是用于产生多个相的实例方法的实施例的特征的框图。在1410处，在N相发生器的时钟输入处接收输入时钟信号，其中输入时钟信号具有周期。在1420处，将输入时钟信号输入到耦合在一起的多个延迟装置的串联链。多个延迟装置中的第一延迟装置可经布置以接收输入时钟信号。在1430处，基于一组相位混合器中的相位混合器的混合比，将输入时钟信号及一定数目的多个延迟装置的输出分布到所述组相位混合器。每个相位混合器可具有混合比1:(N-1)，其中N是等于或大于三的正整数。在各种实施例中，N等于3。

在1440处，输出N个时钟信号，其中N个时钟信号中的每个时钟信号与所述组N个时钟信号中的另一时钟信号同相间隔开。所述组N个时钟信号可同相间隔开360/N度。N个时钟信号中的每一者可具有与输入时钟信号的周期相等的周期。可从所述组相位混合器的输出提供一定数目的N个时钟信号。

方法1400的变型或类似于方法1400的方法可包含多个不同实施例，所述不同实施例可或可不取决于此类方法的应用及/或实施此类方法的系统的架构而组合。此类方法可包含提供延迟控制信号，以调整一定数目的多个延迟装置中的每一者共有的延迟量，其中可基于输入时钟信号的频率范围自适应地调整延迟量。可提供延迟控制信号以调整多个相位混合器中的每一者共有的延迟量，其中可基于输入时钟信号的频率范围自适应地调整延迟量。提供延迟控制信号可包含提供模拟控制信号。替代地或组合地，提供延迟控制信号可包含提供数字控制信号。

图15说明经布置以提供多个电子组件的晶片1500的实例的实施例。晶片1500可提供为其中可制造多个裸片1505的晶片。或者，晶片1500可提供为其中多个裸片1505已经处理以提供电子功能性并且正等待从晶片1500单体化以供封装的晶片。晶片1500可提供为半导体晶片、绝缘体上半导体晶片、用于处理例如集成电路芯片的电子装置的其它合适晶片。

使用各种掩模及处理技术，每个裸片1505可经处理以包含功能电路，使得每个裸片1505制造为与晶片1500上的另一裸片具有相同功能性及封装结构的集成电路。或者，使用各种掩模及处理技术，裸片1505的各个集合可经处理以包含功能电路，使得并非所有裸片1505都制造为与晶片1500上的另一裸片具有相同功能性及封装结构的集成电路。其上集成有提供电子能力的电路的封装裸片在本文中称为集成电路(IC)。

晶片1500可包括多个裸片1505。可通过N相发生器构造多个裸片中的每个裸片1505。N相发生器可包含与具有指定比率的一组相位混合器耦合的多个延迟装置。N相发生器可构造为与同图1、2及4至6中的任一者相关联的N相发生器相似或相同。

图16展示含有一或多个N相发生器1661的实例系统1600的实施例的框图。N相发生器1661可如本文所教示构造，并且可将同相间隔开经构造量的多个信号提供到系统1600的一或多个组件。系统1600可包含可操作地耦合到存储器1663的控制器1662。系统1600还可包含电子设备1667及外围装置1669。电子设备1667可包含延迟控制电路以产生延迟控制信号，以调整多个延迟装置的延迟量及/或N相发生器1661的相位混合器的延迟量。电子设备1667可包含频率检测，以将所述输入时钟信号的频率识别为处于三个频率范围的一者中，及基于所述所识别频率产生所述延迟控制信号。三个频率范围可布置为低、中间及高。控制权1662、存储器1663、电子设备1667或外围装置1669中的一或多者可采用一或多个IC的形式。

总线1666提供系统1600的各个组件之间及/或之中的导电性。在实施例中，总线1666可包含各自独立地布置的地址总线、数据总线及控制总线。在替代实施例中，总线1666可使用共同导电线来提供地址、数据或控制中的一或多者，所述地址、数据或控制的使用由控制权1662调节。控制器1662还可采用某种形式的一或多个处理器。

电子设备1667可包含附加存储器。系统1600中的存储器可构造为一或多种类型的存储器，例如但不限于，动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)、同步图形随机存取存储器(SGRAM)、双数据速率动态ram(DDR)、双数据速率SDRAM，及基于磁性的存储器。存储器1663可包含模式寄存器来存储数据，以产生延迟控制信号来调整N相发生器1661的多个延迟装置的延迟量。

外围装置1669可包含可结合控制器1662操作的显示器、成像装置、打印装置、无线装置、附加存储存储器，及控制装置。在各个实施例中，系统1600包含但不限于，光纤系统或装置、电光系统或装置、光学系统或装置、成像系统或装置，及信息处理系统或装置，例如，无线系统或装置、电信系统或装置及计算机。

图17是从操作图1的实例三相发生器102产生的示范性波形的图示。假设第一到第四延迟装置中的每一者是反相器，并且第五延迟装置106及相位混合器105-1及105-2的Δtp是零。

反相器104-1、140-2、104-2及104-4中的每一者输出相应波形CLKDF、CK2、CLK3F及CK4，如图17中所说明。如所说明，CLK及CLKDF分别从CLK2前进2Δt及Δt(时序(1))。相反，CLK3F及CLK 4分别从CLK2延迟Δt及2Δt(时序(1))。也就是说，以CLK2(CK240)为中心，时钟分成CLK及CLKDF的群组作为前进侧，及CLK3F及CLK4的群组作为延迟侧。

相位混合器105-1接收节点A处的CLK3F及节点B处的CLK。相位混合器105-1提供具有在时序(3)处上升的上升沿的CK0，所述时序通过以1:2划分由CLK3F及CLK的上升沿限定的周期来获得。相反，相位混合器105-2接收节点A处的CLKDF及节点B处的CLK4。相位混合器105-2提供具有在时序(2)处上升的上升沿的CK120，所述时序通过以1:2划分由CLKDF及CLK4的上升沿限定的周期来获得。

CLK240具有由时序(1)及(4)限定的一个时钟循环。CLK0及CLK120的上升沿基本上对准，使得CLK240的一个循环基本上被一分为三。也就是说，时序(1)与(2)之间的周期、时序(2)与(3)之间的周期，及时序(3)与(4)之间的周期中的每一者基本上为tCK/3。

在电路106、105-1及105-2中的每一者以延迟Δt输出相应时钟的情况下，CLK0、CLK120及CLK240的关系在相位上不变。

如本文所教示的延迟装置及相位混合器的架构提供机构以避免用于多相发生的反馈电路的构造稳定化，并且可产生即时接通能力。此外，此种架构允许产生N个相位的信号，而不需要划分从其产生N个相位的输入时钟信号。

尽管本文已说明及描述具体实施例，但本领域技术人员将了解，源自本文中的教示的其它布置可替代所示的具体实施例。各种实施例使用本文中所描述的实施例的排列及/或组合。应理解，以上描述意图是说明性而不是限制性的，且本文中所采用的措词或术语是出于描述的目的。在研究以上描述之后，以上实施例及其它实施例的组合对于本领域技术人员将是显而易见的。

Claims (26)

1.一种设备，其包括：

相位发生器，其经构造以产生及输出一组N个时钟信号，其中N是正整数，每个时钟信号与所述组N个时钟信号中的另一时钟信号同相间隔开360/N度，所述相位发生器包含：

时钟输入，其用于接收输入时钟信号；

耦合在一起的多个延迟装置，所述多个延迟装置中的延迟装置耦合到所述时钟输入以接收所述输入时钟信号；及

一组相位混合器，每个相位混合器具有混合比1:(N-1)，一个相位混合器具有用于从所述多个延迟装置中的延迟装置的输出接收所述输入时钟信号及延迟输入时钟信号的输入，并且所述一组相位混合器的其它相位混合器中的每一者具有经耦合以从所述多个延迟装置中的不同者的输出接收不同延迟输入时钟信号的输入，所述相位混合器与所述多个延迟装置的输出的耦合基于所述混合比及从相应相位混合器可操作地输出的所述N个时钟信号的相位。

2.根据权利要求1所述的设备，其中所述多个延迟装置包含提供共同延迟量的一定数目的所述多个延迟装置，并且所述多个延迟装置中的一个延迟装置提供与所述相位混合器的共同延迟量相等的延迟量。

3.根据权利要求2所述的设备，其中具有相位(N-1)*360/N的所述时钟信号可操作地从所述延迟装置输出，所述延迟装置提供与所述相位混合器的所述共同延迟量相等的所述延迟量。

4.根据权利要求1所述的设备，其中所述多个延迟装置包含一定数目的所述多个延迟装置，所述多个延迟装置提供大于或等于所述输入时钟信号的最小周期的五分之一及小于所述输入时钟信号的所述最小周期的共同延迟量。

5.根据权利要求1所述的设备，其中N＝3。

6.根据权利要求1所述的设备，其中所述设备包含延迟控制电路，用于提供延迟控制信号以调整一定数目的所述多个延迟装置中的每一者共有的延迟量及/或提供延迟控制信号以调整所述相位混合器中的每一者共有的延迟量，所述延迟量基于所述输入时钟信号的频率范围自适应地进行调整。

7.根据权利要求6所述的设备，其中所述延迟控制电路包含频率检测，以将所述输入时钟信号的频率识别为处于三个频率范围的一者中，及基于所识别的所述频率产生所述延迟控制信号。

8.根据权利要求6所述的设备，其中所述延迟控制电路包含模式寄存器，用于存储数据以产生所述延迟控制信号。

9.根据权利要求6所述的设备，其中所述延迟控制信号是数字信号。

10.根据权利要求6所述的设备，其中所述延迟控制信号是模拟信号。

11.根据权利要求1所述的设备，其中所述相位发生器集成在处理器集成电路中。

12.根据权利要求1所述的设备，其中所述相位发生器集成在存储器集成电路中。

13.一种N相发生器，其包括：

时钟输入，其用于接收具有周期的输入时钟信号；

N个输出，其用于提供N个时钟信号，其中N是正整数，所述N个时钟信号中的每个时钟信号与所述N个时钟信号中的另一时钟信号同相间隔开360/N度，所述N个时钟信号中的每一者具有与所述输入时钟信号的所述周期相等的周期：

耦合在一起的多个延迟装置，所述多个延迟装置中的延迟装置耦合到所述时钟输入以接收所述输入时钟信号；及

一组相位混合器，每个相位混合器具有混合比1:(N-1)，一个相位混合器具有用于从所述多个延迟装置中的延迟装置的输出接收所述输入时钟信号及延迟输入时钟信号的输入，并且所述一组相位混合器的其它相位混合器中的每一者具有经耦合以从所述多个延迟装置中的不同者的输出接收不同延迟输入时钟信号的输入，所述相位混合器与所述多个延迟装置的输出的耦合基于所述混合比及从相应相位混合器可操作地输出的所述N个时钟信号的相位。

14.根据权利要求13所述的N相发生器，其中所述多个延迟装置包含提供共同延迟量的一定数目的所述多个延迟装置，所述共同延迟量大于或等于所述输入时钟信号的最小周期的五分之一及小于所述输入时钟信号的所述最小周期。

15.根据权利要求13所述的N相发生器，其中

N等于3；

所述多个延迟装置在从耦合到所述输入时钟信号的第一延迟装置开始的串联链中包含所述第一延迟装置、第二延迟装置、第三延迟装置及第四延迟装置，其中所述第四延迟装置处于所述串联链的末端处，所述第一、第二、第三及第四延迟装置中的每一者提供相同延迟量；

所述组相位混合器中的第一相位混合器具有混合比1:2并且为具有用于从所述时钟输入接收所述输入时钟信号的所述输入的所述相位混合器，所述第一相位混合器具有耦合到所述串联链中的所述第三延迟装置的输出的输入及具有用于提供所述N个时钟信号中的零相位的时钟的输出，用于接收所述输入时钟信号的所述输入为与所述混合比中的2相关的所述第一相位混合器的所述输入；

所述组相位混合器中的第二相位混合器具有混合比1:2，具有耦合到所述串联链中的所述第一延迟装置的输出的输入及耦合到所述串联链中的所述第四延迟装置的输出的输入，及具有用于提供所述N个时钟信号中的120度相位的时钟的输出，耦合到所述第四延迟装置的所述输出的所述输入为与所述混合比中的2相关的所述第二相位混合器的所述输入；及

所述多个延迟装置中的第五延迟装置提供与所述第一及第二相位混合器的共同延迟量相等的延迟量，所述第五延迟装置具有耦合到所述串联链中的所述第二延迟装置的输出的输入，及具有用于提供所述N个时钟信号中的240度相位的时钟的输出。

16.根据权利要求13所述的N相发生器，其中所述多个延迟装置是反相器。

17.一种方法，其包括：

在时钟输入处接收输入时钟信号，所述输入时钟信号具有周期；

将所述输入时钟信号输入到耦合在一起的多个延迟装置的串联链，所述多个延迟装置中的第一延迟装置用于接收所述输入时钟信号；

基于一组相位混合器中的所述相位混合器的混合比，将所述输入时钟信号及一定数目的所述多个延迟装置的输出分布到所述组相位混合器，每个相位混合器具有混合比1:(N-1)，其中N是等于或大于三的正整数；及

输出N个时钟信号，所述N个时钟信号中的每个时钟信号与所述N个时钟信号中的另一时钟信号同相间隔开360/N度，所述N个时钟信号中的每一者具有与所述输入时钟信号的所述周期相等的周期，多个所述N个时钟信号从所述组相位混合器的输出提供。

18.根据权利要求17所述的方法，其中N＝3。

19.根据权利要求17所述的方法，其中所述方法包含提供延迟控制信号以调整一定数目的所述多个延迟装置中的每一者共有的延迟量及/或提供延迟控制信号以调整所述相位混合器中的每一者共有的延迟量，所述延迟量基于所述输入时钟信号的频率范围自适应地进行调整。

20.根据权利要求19所述的方法，其中提供所述延迟控制信号包含提供模拟控制信号。

21.根据权利要求19所述的方法，其中提供所述延迟控制信号包含提供数字控制信号。

22.一种相位发生器，其包括：

第一到第五节点；

第一延迟装置，其具有耦合到所述第一节点的输入及耦合到所述第二节点的输出；

第二延迟装置，其具有耦合到所述第二节点的输入及耦合到所述第三节点的输出；

第三延迟装置，其具有耦合到所述第三节点的输入及耦合到所述第四节点的输出；

第四延迟装置，其具有耦合到所述第四节点的输入及耦合到所述第五节点的输出；

第一相位混合器，其包括耦合到所述第四节点的第一输入，及耦合到所述第一节点以输出第一时钟信号的第二输入；及

第二相位混合器，其包括耦合到所述第二节点的第一输入，及耦合到所述第五节点以输出第二时钟信号的第二输入，

其中所述相位发生器中的每一者具有混合比1:2。

23.根据权利要求22所述的相位发生器，其中所述第一到第四延迟装置中的每一者是反相器。

24.根据权利要求23所述的相位发生器，其中所述第一到第四延迟装置中的每一者具有第一延迟。

25.根据权利要求24所述的相位发生器，其中第一及第二相位混合器中的每一者具有第二延迟。

26.根据权利要求25所述的相位发生器，其进一步包括第五延迟装置，所述第五延迟装置包括耦合到所述第三节点以输出第三时钟信号的输入，所述第五延迟装置具有所述第二延迟。

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