JP3143750B2

JP3143750B2 - クロック回路

Info

Publication number: JP3143750B2
Application number: JP03041049A
Authority: JP
Inventors: ロバート・エイチ・ミラー・ジュニア
Original assignee: Agilent Technologies Inc
Current assignee: Agilent Technologies Inc
Priority date: 1990-02-13
Filing date: 1991-02-13
Publication date: 2001-03-07
Anticipated expiration: 2016-03-07
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Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高速、低スキューのクロ
ック回路に関する。

【０００２】

【従来技術】高速マイクロプロセッサおよび他の理論回
路で使用するクロック回路は、既知の且つお互いに信頼
できる関係（この信頼性は“低スキュー”と呼ぶことが
ある）で起こる高速遷移を有していなければならない。
高速および低スキューのこの望ましい特性では、各々、
クロック回路内の最小内部伝播遅延が要求される。さら
に、実際のクロック・バッファ回路が外部信号からドラ
イブされる場合には、受信回路が外部信号の実際のレベ
ルにできる限り非感応的であるだけでなく、該レベルの
ドリフトにも耐性のあることが望ましい。

【０００３】

【発明の目的と概要】上述の目標は、“共通（コモン）
ゲート”構成でありまた内部的に現われたしきい電圧に
より助力されるＣＭＯＳの差動受信回路を用いることに
よって、本発明のクロック回路において達成される。差
動受信回路の２つの側は、各々、高速のハイ状態からロ
ー状態への各遷移をもたらし、それは次に、関連する利
得経路対を介して実際の出力段に送られる。利得経路の
対は、差動受信回路の各側、またはその出力と結び付け
られており、全部合計して４経路になる。その結果、各
経路は、その経路の入力における特定方向の前縁遷移
（リーディング・エッジ）に対して優れた伝播を呈する
必要があるだけであり、最適化（トランジスタの寸法）
により該特定前縁に有利になる。これにより、対応する
バッファが、両方向の活性のあるエッジに対して応答し
なければならない場合に該バッファが示す伝播遅延の約
半分の伝播遅延を各利得経路は達成することができる。
４つの利得経路は、相補出力クロック線のキャパシタン
スをを充電する必要のある初期の間だけ、該クロック線
の“ハード”（すなわち、強力な）ドライブを引き起こ
すラッチ状回路と結合している。その後では、ドライブ
のレベルは、ホールド・レベル、または維持レベルにま
で下げられる。これは、例えば、当該クロック線がハイ
状態に達したことを検知し、そしてハード・ドライブを
行っている大トランジスタをオフにすることにより行う
ことができる。それをするための別の方法は、相補クロ
ック信号がそのロー状態に達したことを検知することで
ある。いずれの方法でも、相補クロック線が現在ロー状
態であること（事実）は、小さい保持ドライバ・トラン
ジスタをオンのままに保つクロス結合出力ラッチの一部
として用いられる。

【０００４】このような２レベル駆動を用いることによ
り、保持ドライブを急に終了させるために小さな信号を
用いることができ、それと同時にクロックの他の状態に
対するハード・ドライブが開始される。すなわち、ハー
ド・ドライブをオンにし、保持ドライブを終了させるた
めの低伝播時間利得経路（前述の４経路）はあるが、ハ
ード・ドライブを切るための別の経路はないということ
である。その代りとして、ハード・ドライブを切断する
ときには、遷移の方向がその利得経路が最適化される方
向と逆であるところの、活性エッジを伝播するための関
連する利得経路を用いる。しかし、このことは何にも悪
影響を及ぼさない。というのも、ハード・ドライブはク
ロックの次の遷移（伝播時間と比較して長い）の前に切
る必要があるだけ（したがって半サイクルよりもわずか
だけ少ない）であるからである。したがって、この方法
では、必要でなくなったらすぐに遅い速度で離れさせる
ことにより、ハード・ドライブを突然に停止させる必要
性を回避している。これは、全体的としてクロックの各
遷移のコントロールに対する最小伝播時間を保つので、
高速、低スキュー・クロックをもたらす。本発明のクロ
ック回路は以下の要素を有する。第１、第２出力端子
（ＣＫ、ＮＣＫ）と、前記第１出力端子に接続され、第
１理論レベルを有する第１ドライブ信号（８）に応答し
て前記第１出力端子をハイ状態にする第１スイッチ手段
（１２）と、前記第１出力端子に接続され、第２理論レ
ベルを有する第２ドライブ信号（９）に応答して前記第
１出力端子をロー状態にする第２スイッチ手段（１３）
と、前記第２出力端子に接続され、第３理論レベルを有
する第３ドライブ信号（１０）に応答して前記第２出力
端子をハイ状態にする第３スイッチ手段（１８）と、前
記第２出力端子に接続され、第４論理レベルを有する第
４ドライブ信号に応答して前記第２出力端子をロー状態
にする第４スイッチ手段（１９）と、第１および第２出
力端子に接続され、第２出力端子がローで前記第２ドラ
イブ信号が第２論理レベルの相補信号であるときに第１
出力端子をハイ状態にする第１ホールド手段（２２、１
５）と、第１および第２出力端子に接続され、第１出力
端子がローで前記第４ドライブ信号が第４論理レベルの
相補信号であるときに第２出力端子をハイ状態にする第
２ホールド手段（１６、２１）と、第１出力端子がハイ
になるのに応答して第１ドライブ信号を第１論理レベル
の相補信号にする第１論理手段（６）と、第２出力端子
がハイになるのに応答して第４ドライブ信号を第４論理
レベルの相補信号にする第２理論手段（７）と、第１、
第２論理手段に接続されて前記第１から第４ドライブ信
号を発生し、第１、第４ドライブ信号は同時に遷移し、
第１、第４論理レベルは相補関係にあり、第２、第３ド
ライブ信号は同時に遷移して第１、第４ドライブ信号と
交互に発生し、また第２、第３論理レベルは相補関係に
ある中間手段（２、３、４、５）。

【０００５】

【実施例】図１は、ＥＣＬおよびＴＴＬ論理ファミリー
などの広範な信号源からドライブするのに適したＣＭＯ
Ｓ差動受信回路１の概略図である。図１に示す回路１
は、出力信号ＯＵＴおよびＮＯＵＴのハイ状態からロー
状態への遷移において低伝播遅延を達成する“共通ゲー
ト”差動アンプと呼ぶことがある。図１および他の図で
は、ゲート上に小さな丸を有するＱ₅などのトランジス
タはＰチャンネル・デバイスであり、Ｑ₁などのトラン
ジスタはＮチャンネル・デバイスである。図示の実施例
の内容は図示のデバイスの極性だけに限定されないとい
うこと、および各ＦＥＴの極性が変わったならば、＋Ｖ
ＤＤが接地になり、接地が−ＶＤＤになり、電源電圧お
よびその正の近くを基準とする入力電圧を有する回路が
得られるということは当業者に理解される。また、各ト
ランジスタにおける括弧内の数字（Ｗ／Ｌ）は、幅Ｗお
よび長さＬをミクロン単位で示している。

【０００６】図１の差動受信回路の動作については以下
で詳細に記述する。図４は本クロック回路の各部波形図
である。入力端子ＩＮおよびＮＩＮには入力信号および
その相補信号が加えられる。これらの入力信号は、クロ
ック、ストローブ、またはおそらく他のいずれかの用途
に使用するためのものである。入力信号の実際のレベル
は前もって知る必要はなく、これらのレベルがドリフト
を生じても、差動受信回路１の良好な動作は妨げられな
い。さらに、図１の回路は、入力信号の変化が予期され
る場合には、ヒステリシスがなかったり、ヒステリシス
があったり、また“負ヒステリシス”と呼ばれることの
ある状態を持つように実施することができる。トランジ
スタＱ_９およびＱ_１０は、ＥＳＤ（静電放電）から保護
するための入力保護デバイスである。トランジスタ対Ｑ
_１／Ｑ_５およびＱ_４／Ｑ_８は、１つのしきい電圧Ｖ_ｔに
等しいバイアスをもたらすバイアス回路を形成する。Ｖ
_ｔはＱ_１またはＱ_４のソース・ドレイン間電圧である。
トランジスタＱ_５およびＱ_８は、各々、Ｑ_１およびＱ_４
に対する負荷抵抗として作動する。これらのバイアス電
圧は、Ｑ_３のゲートを、Ｖ_ｔ＋Ｖ_ＩＮ（Ｖ_ＩＮはＩＮに
印加される電圧）に等しくさせ、およびＱ_２のゲート
を、Ｖ_ｔ＋Ｖ_ＮＩＮ（Ｖ_ＮＩＮはＮＩＮに印加される電
圧）に等しくさせる。ＩＮに印加される入力電圧がＮＩ
Ｎに印加される電圧（Ｖ_ＮＩＮ）以下である場合には、
Ｑ_２のゲート電圧はＶ_ＩＮよりも高いＶ_ＮＩＮよりも高
いので、ＯＵＴにおける電圧Ｖ_ＯＵＴは急速に降下す
る。それと同時にＶ_ＮＩＮだけ減じたゲート電圧Ｑ_３は
Ｖ_ｔ以下になるので、Ｑ_７はＶ_ＮＯＵＴをハイ状態にす
る。

【０００７】ヒステリシスを達成するためには、Ｑ_６：
Ｑ_２の幅の比はＱ_５：Ｑ_１の幅の比よりも大きくされ
る。対称的に、同様な大きな比は、比Ｑ_７：Ｑ_３を比Ｑ
_８：Ｑ_４に対して大きくする。負ヒステリシスを持たせ
る場合では、“以下”という関係が上記の“以上”と置
き換えられる。ヒステリシスを持たせない場合には、
“等しい”が“以上”と置き換えられる。Ｑ_６およびＱ
_７のクロス結合は、入力信号ＩＮおよびＮＩＮのＤＣ負
荷を減少させる。トランジスタ対Ｑ_６／Ｑ_２およびＱ_７
／Ｑ_３において、各対の一方がオンである限り該対の他
方はオフであるから、上記の状態が起こる。これに関し
て、図１の差動受信回路１が、かなりの電流ゲインを伴
うことなく、高電圧ゲイン（入力での唯一のＶ_ｔスイン
グだけに対するＣＭＯＳ出力スイング）を達成すること
が観察できる。

【０００８】図２Ａに示すように、図１の出力ＯＵＴお
よびＮＯＵＴは、非対称バッファを介して結合され、別
々のプルアップおよびプルダウン信号経路を形成してい
る。これらの別個の経路は、照合番号２〜５で示す縦続
接続（カスケード・シリーズ）のバッファである。別々
のプルアップおよびプルダウン経路２および３は、信号
ＯＵＴおよびＮＯＵＴから信号ＣＫ（クロック）を発生
するためのラッチ状回路の一部である。これらのラッチ
状回路には、ＮＯＲゲート６および７、および図２Ｂに
示す回路により発生される信号ＣＫおよびＮＣＫを含
む。経路３について考えてみる。これは、２つのカスケ
ード・バッファから成り、そのうちの１つは“Ｎ”、も
う１つは“Ｐ”で示してある。この表記は、第一バッフ
ァではＮチャンネル・デバイスが大きく、関連するＰチ
ャンネル・デバイスが小さいことを意味している。第二
バッファでは、Ｐチャンネル・デバイスが大きく、関連
するＮチャンネル・デバイスが小さい。この特定構成で
は、立上りエッジ（カスケード・シリーズの入力におけ
る）を立下りエッジよりも速く伝える。また、カスケー
ド・シリーズへの入力における立上りおよび立下りエッ
ジの両方に対する伝播遅延を最小にするために要求され
るカスケード・シリーズのバッファのほぼ２倍の速さで
入力立上りエッジを伝播する。経路２は経路３と類似し
ているが、追加の段階を含む点が異なるので、いずれか
の経路の入力において急激なローからハイ状態への遷移
に対して、経路２は対応する急激なハイからロー状態へ
の遷移を行い、経路３では突然のローからハイへの遷移
を行う。番号２により示す破線内は、“Ｎとしてのラベ
ル付け”および“Ｐとしてのラベル付け”により意図さ
れる内容を正確に定義している。全般的な概念を次に記
述する。すなわち、カスケード・シリーズのバッファ
で、加えられる信号の１つの活性エッジだけを迅速に伝
播する必要のあるように配置すること（他の考えられる
活性エッジに対しては別経路のバッファーに委ねる）に
より、その経路の各バッファ内のＦＥＴは、活性エッジ
をドライブすることが目的であるＮチャンネルまたはＰ
チャンネル・デバイスに有利な比にすることができる。
それがどのデバイスであるかは、別々の経路２〜５の段
階にラベルを付けてある図２Ａ中にＮおよびＰにより示
してある。この比は、指定トランジスタのサイズの選択
にすぎず、トランジスタ内で使用するＮおよびＰチャン
ネル物質についての移動度比（ｍｏｂｉｌｉｔｙｒａ
ｔｉｏ）の平方根に部分的に基づいたよく知られた動作
である。

【０００９】図２Ａの全構成の背後の考えは、ＮＯＲゲ
ート６および７の各々が急激なローからハイ状態への遷
移を行うが、交互に異なる時刻で起こるということであ
る。すなわち、ＮＯＲゲート６および７からの出力は重
なり合わない信号である。ＮＯＲゲート６からの急激な
ローからハイ状態への遷移は、最小の遅延（したがって
最大クロック・レートおよび最小伝播遅延）で、経路２
の出力８における急激なハイからロー状態への遷移およ
び経路３の出力９における急激なローからハイ状態への
遷移をもたらす。同様に、ＮＯＲゲート７からの急激な
ローからハイへの遷移は、最小の遅延で、経路４の出力
１０における急激なハイからローへの遷移および経路５
の出力１１における急激なローからハイへの遷移をもた
らす。経路２および３のローからハイへの遷移は、別の
ＮＯＲゲートから生じ、交互に起こることを注目すべき
である。したがって、線路８では、線路９における急激
な立上りエッジの発生と交互して、急激な立下りエッジ
を発生する。同様なことが、線路１０および１１の出力
にも当てはまる。これは同じＮＯＲゲートから生じるの
で、線路８の急激な立下りエッジが、線路１１の急激な
立上りエッジと同時（全く非常に小さな伝播遅延差の範
囲内で）に起こることに注目しなければならない。同様
な同時性は、線路９および１０におけるトランジスタで
も起こる。

【００１０】今度は図２Ｂを参照するが、図２Ａに関し
て述べた様々な活性エッジがどのように使用されるかを
示す。線路８で急激な立下りエッジが発生すると、トラ
ンジスタ１２は突然オンになり、トランジスタ１４は突
然オフになる。トランジスタ１２は、ＣＫを急激にハイ
状態にするための主要な電流経路である。（２レベル・
ドライブ構成では、それはＣＫの“ハード”ドライバで
ある。）それと同時に、線路１１の急激な立上げ遷移
は、トランジスタ１９をオンにして、ＮＣＫをロー状態
にし、続いてトランジスタ２３を遮断しトランジスタ２
２をオンにする。線路９はそのうちにロー状態になり、
トランジスタ１３をオフ（確実にトランジスタ１２をオ
ンにする）に、トランジスタ１５をオンに保つ。したが
って、トランジスタ２２および１５を通る経路の主要目
的は、ＣＫ線路の線路キャパシタンスが充電され、かつ
入力信号の次の遷移のためにトランジスタ１２がオフに
なると、ＣＫをハイ状態に保つことであるけれども、ト
ランジスタ２２をオンにすることは、ＣＫ線路の線路キ
ャパシタンスの充電への電流の流れにも寄与する。すで
に述べたように、ＣＫがハイになると、ＮＣＫはローに
なる。これは、線路８および１１が共通の遷移に源を発
しているが、異なった数の反転を経験するからである。
したがって、線路８で急激な立下りエッジが発生する
と、線路１１では急激な立上りエッジを経験する。これ
は、続いて、トランジスタ１９をオンにし、ＮＣＫをロ
ー状態にする。それにより、すでに述べたように、トラ
ンジスタ２２がオンになる。対称的に、線路１０で急激
な立下りエッジが発生し線路９で急激な立上りエッジを
経験すると同様な動作が行われ、トランジスタ１８は、
このときだけＮＣＫ回線のハード・ドライブ用の主要な
電流経路として作用する。トランジスタ１６および２１
は、再び入力信号の次の遷移のために、トランジスタ１
８が遮断した後にＮＣＫでのレベルを維持する。

【００１１】今後は、ハード・ドライブからホールド、
すなわち保持ドライブへの遷移をどのようにして達成す
るのかについて述べる。線路ＣＫでのローからハイへの
遷移について考える。信号ＣＫが図２ＡのＮＯＲゲート
６にどのようにして戻されるのかについて注目する。Ｃ
Ｋをハイ状態にするのは線路８の急激な立下りエッジで
あったことを想起する。この急激な立下りエッジは、Ｎ
ＯＲゲート６の出力における急激な立上りエッジにより
引き起こされた。これは、ＣＫがすでにローになってい
るときに、ローになるＯＵＴにより引き起こされた。Ｎ
ＯＲゲート６のこの出力は、ＯＵＴおよびＣＫの両方が
ローである限りハイのままである。しかし、すでにみて
きたように、非常に急激に、ＣＫはハイ状態にされる。
ＣＫがハイになると、ＮＯＲゲート６の出力はローにな
る。このハイからローへの遷移は、経路２および５を通
して、すでに述べたローからハイへの対応する遷移より
もずっとゆっくりと進行する。結局、線路８では立上り
エッジが生じ、線路１１では立下りエッジが生ずる。線
路８における立上りエッジは、トランジスタ１２を遮断
して、ＣＫのハード・ドライブを切る。しかし、トラン
ジスタ１５および２２の保持ドライブはオンのままであ
る。これは、ＮＣＫがまだローであり（トランジスタ２
２をオンに保持、そして部分的に、線路９がローになっ
ているからである。ＮＯＵＴがハイ状態であるから線路
９はロー状態であり（ＯＵＴがローになることから出発
したことを覚えておくこと）、それによりＮＯＲゲート
７の出力が強制的にローになり、さらに経路３を通して
線路９も強制的にローになる。この保持ドライブは、Ｏ
ＵＴおよびＮＯＵＴの逆の状態への遷移まで有効であ
り、さらに、ＮＯＲゲート７におけるＮＣＫの出現に関
する対称的な議論では、トランジスタ１８からのＮＣＫ
のハード・ドライブがどのようにして切られ、トランジ
スタ１６および２１からの保持ドライブがどのようにし
てＮＣＫを保持するのかについて説明している。

【００１２】これまでに述べた構成は、ＯＵＴおよびＮ
ＯＵＴの遷移に特定制約が課される場合に、前述のよう
に作動する。特に、ＯＵＴが充分に立ち上がる前にＣＫ
が立ち下がる場合には、ＮＯＲゲート６の出力は、ハイ
にグリッチ（ｇｌｉｔｃｈ）することがあり、ドライ
ブを作動（ｆｉｇｈｔ）させる。ＮＯＵＴが充分に立ち
上がる前にＮＣＫが立ち下がると、ＮＯＲゲート７の出
力がハイにグリッチすることがあるという同様な可能性
も存在する。１つの解法は、ＯＵＴおよびＮＯＵＴにお
ける付随する遷移をコントロールすることである。別の
解法は、図３Ａおよび図３Ｂに示す回路でＮＯＲゲート
６および７を置き換えることである。該回路が行うこと
は、ＮＯＲ論理の前に幾つかの逐次論理を加えることで
ある。

【００１３】図３Ｂは、回路の使用することのできるゲ
ート・レベルを示し、図３Ａは、図３Ｂと機能的な等価
物を示す。図３Ｂに示すように、ＮＯＲゲート７の場合
を考えてみる。ＮＯＲゲート７の出力をローにするため
に、ＣＫがロー状態になるのに続いてＯＵＴの立上りエ
ッジを用いて非グリッチング（ａｎｔｉ−ｇｌｉｔｃｈ
ｉｎｇ) 回路を作動させるということがちょっと考えた
だけで確認される。すなわち、Ｓ／Ｒフリップフロップ
２４のＱ出力が、ＯＵＴの立上りエッジを、ＣＫの立下
りエッジの代りにするのである。Ｓ／Ｒフリップフロッ
プ２５は、ＮＯＲゲート６および信号ＮＯＵＴおよびＮ
ＣＫに対して同様な機能を行う。図３Ｂは、図３Ａと同
じ全般的な機能性を有するゲート・レベルの実施例を示
す。しかし、フリップフロップとして機能するクロス結
合ゲートへの入力の前の特別インバータの使用を避ける
ために、ＣＫおよびＮＣＫが入れ替えられていることに
注意しなければならない。図３Ａ，３Ｂの回路の間の他
の相違点は、ハード・ドライブをどのようにして切るか
という点に関している。図３Ａでは、図２Ａ，図２Ｂに
関して述べたように、クロックの立上りエッジがハード
・ドライブを切っている。図３Ｂの場合には、ＮＣＫで
の立下りは、ＣＫのハード・ドライブを終結させるため
に用いられている。

【００１４】

【発明の効果】以上の説明より明らかなように、しきい
値電圧を内部的に発生する差動共通ゲート増幅器（図
１）を使用することによって、クロックを発生するため
に使用される入力信号の特定な電圧レベルおよびそのド
リフトに不感応なクロックバッファ回路が達成される。
４個の別個な利得通路（２、３、４、５）は前記差動共
通ゲート増幅器を出力段（図２Ｂ）に接続する。この利
得通路のうちの２個（２、５）は、２つの相補クロック
信号の一方に対して、各方向にそれぞれ急激な遷移をも
たらすエッヂを伝播するために使用される。他の２個の
通路（３、４）は他方の相補クロック信号に対して同じ
ことを達成する。各利得通路は特定な方向の前縁部を伝
播するように最適化される（最初の点に関連して、エッ
ヂの方向は段毎に反転する）。４個の利得通路のうちの
最初の対（２、５）は、クロック信号およびその相補信
号のローからハイの遷移に対するドライブのハイレベル
を作るために用いられる。最適化のために、このドライ
ブは急激には切り離されることはできない。利得通路中
のラッチ状回路（６、７）は、ハイレベルまたはハード
ドライブの早い除去を可能にし、ドライブのホールドま
たは保持レベルを残す。各ホールドドライブは、利得通
路の残りの対中の利得通路によって急激に除去される。
ハードドライブは、クロック線のキャパシタンスが適切
に充電されるのに充分な期間保たれる。非グリッチ回路
（図３Ａ、図３Ｂ）は、差動共通ゲート増幅器から生じ
る可能性のあるゆっくりした遷移から生ずるあいまいさ
によって生ずるドライブ・ファイトに対して回路全体を
強くする。

【図面の簡単な説明】

【図１】本発明に従って構成されるクロック信号に対す
るＣＭＯＳ差動受信回路のブロック図である。

【図２Ａ】本発明に従って構成される非対称利得バッフ
ァのブロック図である。

【図２Ｂ】本発明に従って構成される２レベルドライブ
出力扱のブロック図である。

【図３Ａ】図２Ａ、図２Ｂの回路に代用できる非グリッ
チ回路のブロック図である。

【図３Ｂ】図２Ａ、図２Ｂの回路に代用できる非グリッ
チ回路のブロック図である。

【図４】本発明のクロック回路の各部波形図である。

フロントページの続き (73)特許権者 399117121 395 ＰａｇｅＭｉｌｌＲｏａｄＰａｌｏＡｌｔｏ，ＣａｌｉｆｏｒｎｉａＵ．Ｓ．Ａ.

Claims

(57)【特許請求の範囲】

【請求項１】相補信号を発生するための回路であって、第１及び第２の出力端子（ＣＫ、ＮＣＫ）と、第１の出力端子に結合されて、真の論理レベルを有する
第１の駆動信号（８）に応答して第１の出力端子をハイ
にする第１のスイッチング手段（１２）と、第１の出力端子に結合されて、真の論理レベルを有する
第２の駆動信号（９）に応答して第１の出力端子をロー
にする第２のスイッチング手段（１３）と、第２の出力端子に結合されて、真の論理レベルを有する
第３の駆動信号（１０）に応答して第２の出力端子をハ
イにする第３のスイッチング手段（１８）と、第２の出力端子に結合されて、真の論理レベルを有する
第４の駆動信号（１１）に応答して第２の出力端子をロ
ーにする第４のスイッチング手段（１９）と、第１及び第２の出力端子及び第２の駆動信号に結合され
て、第２の出力端子がローで、第２の駆動信号が偽の場
合には、必ず第１の出力端子をハイに保持する第１のホ
ールド手段（１５、２２）と、第１及び第２の出力端子及び第４の駆動信号に結合され
て、第１の出力端子がローで、第４の駆動信号が偽の場
合には、必ず第２の出力端子をハイに保持する第２のホ
ールド手段（１６、２１）と、入力信号及び第１の出力端子に結合されて、第１の出力
端子がローの間に、入力信号に偽から真への遷移が生じ
ると、それぞれ、偽から真に遷移する、また、第１の出
力端子にローからハイへの遷移が生じると、それぞれ、
真から偽に遷移する第１及び第４の駆動信号を発生する
第１の論理手段（６または２５及び６）と、入力信号及び第２の出力端子に結合されて、第２の出力
端子がローの間に、入力信号に真から偽への遷移が生じ
ると、それぞれ、偽から真に遷移する、また、第２の出
力端子にローからハイへの遷移が生じると、それぞれ、
真から偽に遷移する第２及び第３の駆動信号を発生する
第２の論理手段（７または２４及び７）とを含むことを
特徴とする回路。
【請求項２】バッファによる入力論理信号の偽から真及
び真から偽への遷移の伝搬遅延を最小限に抑えるための
方法であって、（ａ）入力信号の偽から真への遷移に応答して、第１の
駆動信号に偽から真への遷移を生じさせるステップと、（ｂ）偽から真への遷移の伝搬遅延を最小限に抑えるよ
うに最適化された第１の利得経路に、第１の駆動信号に
おける偽から真への遷移を伝搬させるステップと、（ｃ）第１の利得経路の出力に偽から真への遷移が到達
するのに応答し、出力端子とその値が真の基準信号を接
続するステップと、（ｄ）出力端子が真の値を得たことを検出するステップ
と、（ｅ）前記ステップ（ｄ）における検出に応答して、そ
の値が真の基準端子から出力端子を切断するステップ
と、（ｆ）入力信号の真から偽への遷移に応答し、第２の駆
動信号に偽から真への遷移を生じさせるステップと、（ｇ）偽から真への遷移の伝搬遅延を最小限に抑えるよ
うに最適化された第２の利得経路に、第２の駆動信号に
おける偽から真への遷移を伝搬させるステップと、（ｈ）第２の利得経路の出力に偽から真への遷移が到達
するのに応答し、出力端子とその値が偽の基準信号を接
続するステップと、（ｉ）出力端子が偽の値を得たことを検出するステップ
と、（ｊ）前記ステップ（ｉ）における検出に応答して、そ
の値が偽の基準端子から出力端子を切断するステップと
を含む方法。
【請求項３】バッファによる入力論理信号の偽から真及
び真から偽への遷移の伝搬遅延を最小限に抑えるための
方法であって、（ａ）入力信号の偽から真への遷移に応答して、第１の
駆動信号に偽から真への遷移を生じさせるステップと、（ｂ）偽から真への遷移の伝搬遅延を最小限に抑えるよ
うに最適化された第１の利得経路に、第１の駆動信号に
おける偽から真への遷移を伝搬させるステップと、（ｃ）第１の利得経路の出力に偽から真への遷移が到達
するのに応答し、出力端子とその値が真の基準信号を接
続するステップと、（ｄ）出力端子が真の値を得たことを検出するステップ
と、（ｅ）前記ステップ（ｄ）における検出に応答して、第
１の駆動信号に真から偽への遷移を生じさせるステップ
と、（ｆ）第１の駆動信号の真から偽への遷移に応答して、
その値が真の基準端子から出力端子を切断するステップ
と、（ｇ）入力信号の真から偽への遷移に応答して、第２の
駆動信号に偽から真への遷移を生じさせるステップと、（ｈ）偽から真への遷移の伝搬遅延を最小限に抑えるよ
うに最適化された第２の利得経路に、第２の駆動信号に
おける偽から真への遷移を伝搬させるステップと、（ｉ）第２の利得経路の出力に偽から真への遷移が到達
するのに応答し、出力端子とその値が偽の基準信号を接
続するステップと、（ｊ）出力端子が偽の値を得たことを検出するステップ
と、（ｋ）前記ステップ（ｊ）における検出に応答して、第
２の駆動信号に真から偽への遷移を生じさせるステップ
と、（ｌ）第２の駆動信号の真から偽への遷移に応答して、
その値が偽の基準端子から出力端子を切断するステップ
とを含む方法。