JPH057134A - クロツク回路 - Google Patents
クロツク回路Info
- Publication number
- JPH057134A JPH057134A JP3041049A JP4104991A JPH057134A JP H057134 A JPH057134 A JP H057134A JP 3041049 A JP3041049 A JP 3041049A JP 4104991 A JP4104991 A JP 4104991A JP H057134 A JPH057134 A JP H057134A
- Authority
- JP
- Japan
- Prior art keywords
- low
- output terminal
- gate
- voltage
- drive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】高速，低スキューのクロック回路を提供するこ
と。 【構成】図１のようにＣＭＯＳ差動受信回路が用いら
れ、これは共通ゲート構成で、内部的に発生するしきい
値電圧によりオン，オフし、高速のハイからローヘの各
遷移を発生する。この出力は４径路の利得投を介して出
力投に送られる。利得投は特定方向の前縁遷移に対して
優れた伝播特性を有する。
と。 【構成】図１のようにＣＭＯＳ差動受信回路が用いら
れ、これは共通ゲート構成で、内部的に発生するしきい
値電圧によりオン，オフし、高速のハイからローヘの各
遷移を発生する。この出力は４径路の利得投を介して出
力投に送られる。利得投は特定方向の前縁遷移に対して
優れた伝播特性を有する。
Description
【０００１】
【産業上の利用分野】本発明は高速、低スキューのクロ
ック回路に関する。
ック回路に関する。
【０００２】
【従来技術】高速マイクロプロセッサおよび他の理論回
路で使用するクロック回路は、既知の且つお互いに信頼
できる関係（この信頼性は“低スキュー”と呼ぶことが
ある）で起こる高速遷移を有していなければならない。
高速および低スキューのこの望ましい特性では、各々、
クロック回路内の最小内部伝播遅延が要求される。さら
に、実際のクロック・バッファ回路が外部信号からドラ
イブされる場合には、受信回路が外部信号の実際のレベ
ルにできる限り非感応的であるだけでなく、該レベルの
ドリフトにも耐性のあることが望ましい。
路で使用するクロック回路は、既知の且つお互いに信頼
できる関係（この信頼性は“低スキュー”と呼ぶことが
ある）で起こる高速遷移を有していなければならない。
高速および低スキューのこの望ましい特性では、各々、
クロック回路内の最小内部伝播遅延が要求される。さら
に、実際のクロック・バッファ回路が外部信号からドラ
イブされる場合には、受信回路が外部信号の実際のレベ
ルにできる限り非感応的であるだけでなく、該レベルの
ドリフトにも耐性のあることが望ましい。
【０００３】
【発明の目的と概要】上述の目標は、“共通（コモン）
ゲート”構成でありまた内部的に現われたしきい電圧に
より助力されるＣＭＯＳの差動受信回路を用いることに
よって、本発明のクロック回路において達成される。差
動受信回路の２つの側は、各々、高速のハイ状態からロ
ー状態への各遷移をもたらし、それは次に、関連する利
得経路対を介して実際の出力段に送られる。利得経路の
対は、差動受信回路の各側、またはその出力と結び付け
られており、全部合計して４経路になる。その結果、各
経路は、その経路の入力における特定方向の前縁遷移
（リーディング・エッジ）に対して優れた伝播を呈する
必要があるだけであり、最適化（トランジスタの寸法）
により該特定前縁に有利になる。これにより、対応する
バッファが、両方向の活性のあるエッジに対して応答し
なければならない場合に該バッファが示す伝播遅延の約
半分の伝播遅延を各利得経路は達成することができる。
４つの利得経路は、相補出力クロック線のキャパシタン
スをを充電する必要のある初期の間だけ、該クロック線
の“ハード”（すなわち、強力な）ドライブを引き起こ
すラッチ状回路と結合している。その後では、ドライブ
のレベルは、ホールド・レベル、 または維持レベルにま
で下げられる。これは、例えば、当該クロック線がハイ
状態に達したことを検知し、そしてハード・ドライブを
行っている大トランジスタをオフにすることにより行う
ことができる。それをするための別の方法は、相補クロ
ック信号がそのロー状態に達したことを検知することで
ある。いずれの方法でも、相補クロック線が現在ロー状
態であること（事実）は、小さい保持ドライバ・トラン
ジスタをオンのままに保つクロス結合出力ラッチの一部
として用いられる。
ゲート”構成でありまた内部的に現われたしきい電圧に
より助力されるＣＭＯＳの差動受信回路を用いることに
よって、本発明のクロック回路において達成される。差
動受信回路の２つの側は、各々、高速のハイ状態からロ
ー状態への各遷移をもたらし、それは次に、関連する利
得経路対を介して実際の出力段に送られる。利得経路の
対は、差動受信回路の各側、またはその出力と結び付け
られており、全部合計して４経路になる。その結果、各
経路は、その経路の入力における特定方向の前縁遷移
（リーディング・エッジ）に対して優れた伝播を呈する
必要があるだけであり、最適化（トランジスタの寸法）
により該特定前縁に有利になる。これにより、対応する
バッファが、両方向の活性のあるエッジに対して応答し
なければならない場合に該バッファが示す伝播遅延の約
半分の伝播遅延を各利得経路は達成することができる。
４つの利得経路は、相補出力クロック線のキャパシタン
スをを充電する必要のある初期の間だけ、該クロック線
の“ハード”（すなわち、強力な）ドライブを引き起こ
すラッチ状回路と結合している。その後では、ドライブ
のレベルは、ホールド・レベル、 または維持レベルにま
で下げられる。これは、例えば、当該クロック線がハイ
状態に達したことを検知し、そしてハード・ドライブを
行っている大トランジスタをオフにすることにより行う
ことができる。それをするための別の方法は、相補クロ
ック信号がそのロー状態に達したことを検知することで
ある。いずれの方法でも、相補クロック線が現在ロー状
態であること（事実）は、小さい保持ドライバ・トラン
ジスタをオンのままに保つクロス結合出力ラッチの一部
として用いられる。
【０００４】このような２レベル駆動を用いることによ
り、保持ドライブを急に終了させるために小さな信号を
用いることができ、それと同時にクロックの他の状態に
対するハード・ドライブが開始される。すなわち、ハー
ド・ドライブをオンにし、保持ドライブを終了させるた
めの低伝播時間利得経路（前述の４経路）はあるが、ハ
ード・ドライブを切るための別の経路はないということ
である。その代りとして、ハード・ドライブを切断する
ときには、遷移の方向がその利得経路が最適化される方
向と逆であるところの、活性エッジを伝播するための関
連する利得経路を用いる。しかし、このことは何にも悪
影響を及ぼさない。というのも、ハード・ドライブはク
ロックの次の遷移（伝播時間と比較して長い）の前に切
る必要があるだけ（したがって半サイクルよりもわずか
だけ少ない）であるからである。したがって、この方法
では、必要でなくなったらすぐに遅い速度で離れさせる
ことにより、ハード・ドライブを突然に停止させる必要
性を回避している。これは、全体的としてクロックの各
遷移のコントロールに対する最小伝播時間を保つので、
高速、低スキュー・クロックをもたらす。本発明のクロ
ック回路は以下の要素を有する。第１、第２出力端子
（ＣＫ、ＮＣＫ）と、前記第１出力端子に接続され、第
１理論レベルを有する第１ドライブ信号（８）に応答し
て前記第１出力端子をハイ状態にする第１スイッチ手段
（１２）と、前記第１出力端子に接続され、第２理論レ
ベルを有する第２ドライブ信号（９）に応答して前記第
１出力端子をロー状態にする第２スイッチ手段（１３）
と、前記第２出力端子に接続され、第３理論レベルを有
する第３ドライブ信号（１０）に応答して前記第２出力
端子をハイ状態にする第３スイッチ手段（１８）と、前
記第２出力端子に接続され、第４論理レベルを有する第
４ドライブ信号に応答して前記第２出力端子をロー状態
にする第４スイッチ手段（１９）と、第１および第２出
力端子に接続され、第２出力端子がローで前記第２ドラ
イブ信号が第２論理レベルの相補信号であるときに第１
出力端子をハイ状態にする第１ホールド手段（２２、１
５）と、第１および第２出力端子に接続され、第１出力
端子がローで前記第４ドライブ信号が第４論理レベルの
相補信号であるときに第２出力端子をハイ状態にする第
２ホールド手段（１６、２１）と、第１出力端子がハイ
になるのに応答して第１ドライブ信号を第１論理レベル
の相補信号にする第１論理手段（６）と、第２出力端子
がハイになるのに応答して第４ドライブ信号を第４論理
レベルの相補信号にする第２理論手段（７）と、第１、
第２論理手段に接続されて前記第１から第４ドライブ信
号を発生し、第１、第４ドライブ信号は同時に遷移し、
第１、第４論理レベルは相補関係にあり、第２、第３ド
ライブ信号は同時に遷移して第１、第４ドライブ信号と
交互に発生し、また第２、第３論理レベルは相補関係に
ある中間手段（２、３、４、５）。
り、保持ドライブを急に終了させるために小さな信号を
用いることができ、それと同時にクロックの他の状態に
対するハード・ドライブが開始される。すなわち、ハー
ド・ドライブをオンにし、保持ドライブを終了させるた
めの低伝播時間利得経路（前述の４経路）はあるが、ハ
ード・ドライブを切るための別の経路はないということ
である。その代りとして、ハード・ドライブを切断する
ときには、遷移の方向がその利得経路が最適化される方
向と逆であるところの、活性エッジを伝播するための関
連する利得経路を用いる。しかし、このことは何にも悪
影響を及ぼさない。というのも、ハード・ドライブはク
ロックの次の遷移（伝播時間と比較して長い）の前に切
る必要があるだけ（したがって半サイクルよりもわずか
だけ少ない）であるからである。したがって、この方法
では、必要でなくなったらすぐに遅い速度で離れさせる
ことにより、ハード・ドライブを突然に停止させる必要
性を回避している。これは、全体的としてクロックの各
遷移のコントロールに対する最小伝播時間を保つので、
高速、低スキュー・クロックをもたらす。本発明のクロ
ック回路は以下の要素を有する。第１、第２出力端子
（ＣＫ、ＮＣＫ）と、前記第１出力端子に接続され、第
１理論レベルを有する第１ドライブ信号（８）に応答し
て前記第１出力端子をハイ状態にする第１スイッチ手段
（１２）と、前記第１出力端子に接続され、第２理論レ
ベルを有する第２ドライブ信号（９）に応答して前記第
１出力端子をロー状態にする第２スイッチ手段（１３）
と、前記第２出力端子に接続され、第３理論レベルを有
する第３ドライブ信号（１０）に応答して前記第２出力
端子をハイ状態にする第３スイッチ手段（１８）と、前
記第２出力端子に接続され、第４論理レベルを有する第
４ドライブ信号に応答して前記第２出力端子をロー状態
にする第４スイッチ手段（１９）と、第１および第２出
力端子に接続され、第２出力端子がローで前記第２ドラ
イブ信号が第２論理レベルの相補信号であるときに第１
出力端子をハイ状態にする第１ホールド手段（２２、１
５）と、第１および第２出力端子に接続され、第１出力
端子がローで前記第４ドライブ信号が第４論理レベルの
相補信号であるときに第２出力端子をハイ状態にする第
２ホールド手段（１６、２１）と、第１出力端子がハイ
になるのに応答して第１ドライブ信号を第１論理レベル
の相補信号にする第１論理手段（６）と、第２出力端子
がハイになるのに応答して第４ドライブ信号を第４論理
レベルの相補信号にする第２理論手段（７）と、第１、
第２論理手段に接続されて前記第１から第４ドライブ信
号を発生し、第１、第４ドライブ信号は同時に遷移し、
第１、第４論理レベルは相補関係にあり、第２、第３ド
ライブ信号は同時に遷移して第１、第４ドライブ信号と
交互に発生し、また第２、第３論理レベルは相補関係に
ある中間手段（２、３、４、５）。
【０００５】
【実施例】図１は、ＥＣＬおよびＴＴＬ論理ファミリー
などの広範な信号源からドライブするのに適したＣＭＯ
Ｓ差動受信回路１の概略図である。図１に示す回路１
は、出力信号ＯＵＴおよびＮＯＵＴのハイ状態からロー
状態への遷移において低伝播遅延を達成する“共通ゲー
ト”差動アンプと呼ぶことがある。図１および他の図で
は、ゲート上に小さな丸を有するＱ5 などのトランジス
タはＰチャンネル・デバイスであり、Ｑ1 などのトラン
ジスタはＮチャンネル・デバイスである。図示の実施例
の内容は図示のデバイスの極性だけに限定されないとい
うこと、および各ＦＥＴの極性が変わったならば、＋Ｖ
ＤＤが接地になり、接地が−ＶＤＤになり、電源電圧お
よびその正の近くを基準とする入力電圧を有する回路が
得られるということは当業者に理解される。また、各ト
ランジスタにおける括弧内の数字（Ｗ／Ｌ）は、幅Ｗお
よび長さＬをミクロン単位で示している。
などの広範な信号源からドライブするのに適したＣＭＯ
Ｓ差動受信回路１の概略図である。図１に示す回路１
は、出力信号ＯＵＴおよびＮＯＵＴのハイ状態からロー
状態への遷移において低伝播遅延を達成する“共通ゲー
ト”差動アンプと呼ぶことがある。図１および他の図で
は、ゲート上に小さな丸を有するＱ5 などのトランジス
タはＰチャンネル・デバイスであり、Ｑ1 などのトラン
ジスタはＮチャンネル・デバイスである。図示の実施例
の内容は図示のデバイスの極性だけに限定されないとい
うこと、および各ＦＥＴの極性が変わったならば、＋Ｖ
ＤＤが接地になり、接地が−ＶＤＤになり、電源電圧お
よびその正の近くを基準とする入力電圧を有する回路が
得られるということは当業者に理解される。また、各ト
ランジスタにおける括弧内の数字（Ｗ／Ｌ）は、幅Ｗお
よび長さＬをミクロン単位で示している。
【０００６】図１の差動受信回路の動作については以下
で詳細に記述する。図４は本クロック回路の各部波形図
である。入力端子ＩＮおよびＭＩＮには入力信号および
その相補信号が加えられる。これらの入力信号は、クロ
ック、ストローブ、またはおそらく他のいずれかの用途
に使用するためのものである。入力信号の実際のレベル
は前もって知る必要はなく、これらのレベルがドリフト
を生じても、差動受信回路１の良好な動作は妨げられな
い。さらに、図１の回路は、入力信号の変化が予期され
る場合には、ヒステリシスがなかったり、ヒステリシス
があったり、また“負ヒステリシス”と呼ばれることの
ある状態を持つように実施することができる。トランジ
スタＱ9 およびＱ10は、ＥＳＤ（静電放電）から保護す
るための入力保護デバイスである。トランジスタ対Ｑ1
／Ｑ5 およびＱ4 ／Ｑ8 は、１つのしきい電圧Ｖt に等
しいバイアスをもたらすバイアス回路を形成する。Ｖt
はＱ1またはＱ4のソース・ドレイン間電圧である。トラ
ンジスタＱ5 およびＱ8 は、各々、Ｑ1 およびＱ4 に対
する負荷抵抗として作動する。これらのバイアス電圧
は、Ｑ3 のゲートを、Ｖt ＋ＶIN（ＶINはＩＮに印加さ
れる電圧）に等しくさせ、およびＱ2 のゲートを、Ｖt
＋ＶMIN (ＶMIN はＭＩＮに印加される電圧）に等しく
させる。ＩＮに印加される入力電圧がＮＩＮに印加され
る電圧（ＶNIN ）以下である場合には、Ｑ2 のゲート電
圧はＶINよりも高いＶNIN よりも高いので、ＯＵＴにお
ける電圧ＶOUT は急速に降下する。それと同時にＶNIN
だけ減じたゲート電圧Ｑ3 はＶt 以下になるので、Ｑ7
はＶNOUTをハイ状態にする。
で詳細に記述する。図４は本クロック回路の各部波形図
である。入力端子ＩＮおよびＭＩＮには入力信号および
その相補信号が加えられる。これらの入力信号は、クロ
ック、ストローブ、またはおそらく他のいずれかの用途
に使用するためのものである。入力信号の実際のレベル
は前もって知る必要はなく、これらのレベルがドリフト
を生じても、差動受信回路１の良好な動作は妨げられな
い。さらに、図１の回路は、入力信号の変化が予期され
る場合には、ヒステリシスがなかったり、ヒステリシス
があったり、また“負ヒステリシス”と呼ばれることの
ある状態を持つように実施することができる。トランジ
スタＱ9 およびＱ10は、ＥＳＤ（静電放電）から保護す
るための入力保護デバイスである。トランジスタ対Ｑ1
／Ｑ5 およびＱ4 ／Ｑ8 は、１つのしきい電圧Ｖt に等
しいバイアスをもたらすバイアス回路を形成する。Ｖt
はＱ1またはＱ4のソース・ドレイン間電圧である。トラ
ンジスタＱ5 およびＱ8 は、各々、Ｑ1 およびＱ4 に対
する負荷抵抗として作動する。これらのバイアス電圧
は、Ｑ3 のゲートを、Ｖt ＋ＶIN（ＶINはＩＮに印加さ
れる電圧）に等しくさせ、およびＱ2 のゲートを、Ｖt
＋ＶMIN (ＶMIN はＭＩＮに印加される電圧）に等しく
させる。ＩＮに印加される入力電圧がＮＩＮに印加され
る電圧（ＶNIN ）以下である場合には、Ｑ2 のゲート電
圧はＶINよりも高いＶNIN よりも高いので、ＯＵＴにお
ける電圧ＶOUT は急速に降下する。それと同時にＶNIN
だけ減じたゲート電圧Ｑ3 はＶt 以下になるので、Ｑ7
はＶNOUTをハイ状態にする。
【０００７】ヒステリシスを達成するためには、Ｑ6 ：
Ｑ2 の幅の比はＱ5 ：Ｑ1 の幅の比Ｑ5 ：Ｑ1 よりも大
きくされる。対称的に、同様な大きな比は、比Ｑ7 ：Ｑ
3 を比Ｑ8 ：Ｑ4 に対して大きくする。負ヒステリシス
を持たせる場合では、“以下”という関係が上記の“以
上”と置き換えられる。ヒステリシスを持たせない場合
には、“等しい”が“以上”と置き換えられる。Ｑ5 お
よびＱ7 のクロス結合は、入力信号ＩＮおよびＮＩＮの
ＤＣ負荷を減少させる。トランジスタ対Ｑ6 ／Ｑ2 およ
びＱ7 ／Ｑ3 において、各対の一方がオンである限り該
対の他方はオフであるから、上記の状態が起こる。これ
に関して、 図１の差動受信回路１が、かなりの電流ゲイ
ンを伴うことなく、高電圧ゲイン（入力での唯一のＶt
スイングだけに対するＣＭＯＳ出力スイング）を達成す
ることが観察できる。
Ｑ2 の幅の比はＱ5 ：Ｑ1 の幅の比Ｑ5 ：Ｑ1 よりも大
きくされる。対称的に、同様な大きな比は、比Ｑ7 ：Ｑ
3 を比Ｑ8 ：Ｑ4 に対して大きくする。負ヒステリシス
を持たせる場合では、“以下”という関係が上記の“以
上”と置き換えられる。ヒステリシスを持たせない場合
には、“等しい”が“以上”と置き換えられる。Ｑ5 お
よびＱ7 のクロス結合は、入力信号ＩＮおよびＮＩＮの
ＤＣ負荷を減少させる。トランジスタ対Ｑ6 ／Ｑ2 およ
びＱ7 ／Ｑ3 において、各対の一方がオンである限り該
対の他方はオフであるから、上記の状態が起こる。これ
に関して、 図１の差動受信回路１が、かなりの電流ゲイ
ンを伴うことなく、高電圧ゲイン（入力での唯一のＶt
スイングだけに対するＣＭＯＳ出力スイング）を達成す
ることが観察できる。
【０００８】図２Ａに示すように、図１の出力ＯＵＴお
よびＮＯＵＴは、非対称バッファを介して結合され、別
々のプルアップおよびプルダウン信号経路を形成してい
る。これらの別個の経路は、照合番号２〜５で示す縦続
接続（カスケード・シリーズ）のバッファである。別々
のプルアップおよびプルダウン経路２および３は、信号
ＯＵＴおよびＮＯＵＴから信号ＣＫ（クロック）を発生
するためのラッチ状回路の一部である。これらのラッチ
状回路には、ＮＯＲゲート６および７、および図２Ｂに
示す回路により発生される信号ＣＫおよびＮＣＫを含
む。経路３について考えてみる。これは、２つのカスケ
ード・バッファから成り、そのうちの１つは“Ｎ”、も
う１つは“Ｐ”で示してある。この表記は、第一バッフ
ァではＮチャンネル・デバイスが大きく、関連するＰチ
ャンネル・デバイスが小さいことを意味している。第二
バッファでは、Ｐチャンネル・デバイスが大きく、関連
するＮチャンネル・デバイスが小さい。この特定構成で
は、立上りエッジ（カスケード・シリーズの入力におけ
る）を立下りエッジよりも速く伝える。また、カスケー
ド・シリーズへの入力における立上りおよび立下りエッ
ジの両方に対する伝播遅延を最小にするために要求され
るカスケード・シリーズのバッファのほぼ２倍の速さで
入力立上りエッジを伝播する。経路２は経路３と類似し
ているが、追加の段階を含む点が異なるので、いずれか
の経路の入力において急激なローからハイ状態への遷移
に対して、経路２は対応する急激なハイからロー状態へ
の遷移を行い、経路３では突然のローからハイへの遷移
を行う。番号２により示す破線内は、“Ｎとしてのラベ
ル付け”および“Ｐとしてのラベル付け”により意図さ
れる内容を正確に定義している。全般的な概念を次に記
述する。すなわち、カスケード・シリーズのバッファ
で、加えられる信号の１つの活性エッジだけを迅速に伝
播する必要のあるように配置すること（他の考えられる
活性エッジに対しては別経路のバッファーに委ねる）に
より、その経路の各バッファ内のＦＥＴは、活性エッジ
をドライブすることが目的であるＮチャンネルまたはＰ
チャンネル・デバイスに有利な比にすることができる。
それがどのデバイスであるかは、別々の経路２〜５の段
階にラベルを付けてある図２Ａ中にＮおよびＰにより示
してある。この比は、指定トランジスタのサイズの選択
にすぎず、トランジスタ内で使用するＮおよびＰチャン
ネル物質についての移動度比（ｍｏｂｉｌｉｔｙ ｒａ
ｔｉｏ）の平方根に部分的に基づいたよく知られた動作
である。
よびＮＯＵＴは、非対称バッファを介して結合され、別
々のプルアップおよびプルダウン信号経路を形成してい
る。これらの別個の経路は、照合番号２〜５で示す縦続
接続（カスケード・シリーズ）のバッファである。別々
のプルアップおよびプルダウン経路２および３は、信号
ＯＵＴおよびＮＯＵＴから信号ＣＫ（クロック）を発生
するためのラッチ状回路の一部である。これらのラッチ
状回路には、ＮＯＲゲート６および７、および図２Ｂに
示す回路により発生される信号ＣＫおよびＮＣＫを含
む。経路３について考えてみる。これは、２つのカスケ
ード・バッファから成り、そのうちの１つは“Ｎ”、も
う１つは“Ｐ”で示してある。この表記は、第一バッフ
ァではＮチャンネル・デバイスが大きく、関連するＰチ
ャンネル・デバイスが小さいことを意味している。第二
バッファでは、Ｐチャンネル・デバイスが大きく、関連
するＮチャンネル・デバイスが小さい。この特定構成で
は、立上りエッジ（カスケード・シリーズの入力におけ
る）を立下りエッジよりも速く伝える。また、カスケー
ド・シリーズへの入力における立上りおよび立下りエッ
ジの両方に対する伝播遅延を最小にするために要求され
るカスケード・シリーズのバッファのほぼ２倍の速さで
入力立上りエッジを伝播する。経路２は経路３と類似し
ているが、追加の段階を含む点が異なるので、いずれか
の経路の入力において急激なローからハイ状態への遷移
に対して、経路２は対応する急激なハイからロー状態へ
の遷移を行い、経路３では突然のローからハイへの遷移
を行う。番号２により示す破線内は、“Ｎとしてのラベ
ル付け”および“Ｐとしてのラベル付け”により意図さ
れる内容を正確に定義している。全般的な概念を次に記
述する。すなわち、カスケード・シリーズのバッファ
で、加えられる信号の１つの活性エッジだけを迅速に伝
播する必要のあるように配置すること（他の考えられる
活性エッジに対しては別経路のバッファーに委ねる）に
より、その経路の各バッファ内のＦＥＴは、活性エッジ
をドライブすることが目的であるＮチャンネルまたはＰ
チャンネル・デバイスに有利な比にすることができる。
それがどのデバイスであるかは、別々の経路２〜５の段
階にラベルを付けてある図２Ａ中にＮおよびＰにより示
してある。この比は、指定トランジスタのサイズの選択
にすぎず、トランジスタ内で使用するＮおよびＰチャン
ネル物質についての移動度比（ｍｏｂｉｌｉｔｙ ｒａ
ｔｉｏ）の平方根に部分的に基づいたよく知られた動作
である。
【０００９】図２Ａの全構成の背後の考えは、ＮＯＲゲ
ート６および７の各々が急激なローからハイ状態への遷
移を行うが、交互に異なる時刻で起こるということであ
る。すなわち、ＮＯＲゲート６および７からの出力は重
なり合わない信号である。ＮＯＲゲート６からの急激な
ローからハイ状態への遷移は、最小の遅延（したがって
最大クロック・レートおよび最小伝播遅延）で、経路２
の出力８における急激なハイからロー状態への遷移およ
び経路３の出力９における急激なローからハイ状態への
遷移をもたらす。同様に、ＮＯＲゲート７からの急激な
ローからハイへの遷移は、最小の遅延で、経路４の出力
１０における急激なハイからローへの遷移および経路５
の出力１１における急激なローからハイへの遷移をもた
らす。経路２および３のローからハイへの遷移は、別の
ＮＯＲゲートから生じ、交互に起こることを注目すべき
である。したがって、線路８では、線路９における急激
な立上りエッジの発生と交互して、急激な立下りエッジ
を発生する。同様なことが、線路１０および１１の出力
にも当てはまる。これは同じＮＯＲゲートから生じるの
で、線路８の急激な立下りエッジが、線路１１の急激な
立上りエッジと同時（全く非常に小さな伝播遅延差の範
囲内で）に起こることに注目しなければならない。同様
な同時性は、線路９および１０におけるトランジスタで
も起こる。
ート６および７の各々が急激なローからハイ状態への遷
移を行うが、交互に異なる時刻で起こるということであ
る。すなわち、ＮＯＲゲート６および７からの出力は重
なり合わない信号である。ＮＯＲゲート６からの急激な
ローからハイ状態への遷移は、最小の遅延（したがって
最大クロック・レートおよび最小伝播遅延）で、経路２
の出力８における急激なハイからロー状態への遷移およ
び経路３の出力９における急激なローからハイ状態への
遷移をもたらす。同様に、ＮＯＲゲート７からの急激な
ローからハイへの遷移は、最小の遅延で、経路４の出力
１０における急激なハイからローへの遷移および経路５
の出力１１における急激なローからハイへの遷移をもた
らす。経路２および３のローからハイへの遷移は、別の
ＮＯＲゲートから生じ、交互に起こることを注目すべき
である。したがって、線路８では、線路９における急激
な立上りエッジの発生と交互して、急激な立下りエッジ
を発生する。同様なことが、線路１０および１１の出力
にも当てはまる。これは同じＮＯＲゲートから生じるの
で、線路８の急激な立下りエッジが、線路１１の急激な
立上りエッジと同時（全く非常に小さな伝播遅延差の範
囲内で）に起こることに注目しなければならない。同様
な同時性は、線路９および１０におけるトランジスタで
も起こる。
【００１０】今度は図２Ｂを参照するが、図２Ａに関し
て述べた様々な活性エッジがどのように使用されるかを
示す。線路８で急激な立下りエッジが発生すると、トラ
ンジスタ１２は突然オンになり、トランジスタ１４は突
然オフになる。トランジスタ１２は、ＣＫを急激にハイ
状態にするための主要な電流経路である。（２レベル・
ドライブ構成では、それはＣＫの“ハード”ドライバで
ある。）それと同時に、線路１１の急激な立上げ遷移
は、トランジスタ１９をオンにして、ＮＣＫをロー状態
にし、続いてトランジスタ２３を遮断しトランジスタ２
２をオンにする。線路９はそのうちにロー状態になり、
トランジスタ１３をオフ（確実にトランジスタ１２をオ
ンにする）に、トランジスタ１５をオンに保つ。したが
って、トランジスタ２２および１５を通る経路の主要目
的は、ＣＫ線路の線路キャパシタンスが充電され、かつ
入力信号の次の遷移のためにトランジスタ１２がオフに
なると、ＣＫをハイ状態に保つことであるけれども、ト
ランジスタ２２をオンにすることは、ＣＫ線路の線路キ
ャパシタンスの充電への電流の流れにも寄与する。すで
に述べたように、ＣＫがハイになると、ＮＣＫはローに
なる。これは、線路８および１１が共通の遷移に源を発
しているが、異なった数の反転を経験するからである。
したがって、線路８で急激な立下りエッジが発生する
と、線路１１では急激な立上りエッジを経験する。これ
は、続いて、トランジスタ１９をオンにし、ＮＣＫをロ
ー状態にする。それにより、すでに述べたように、トラ
ンジスタ２２がオンになる。対称的に、線路１０で急激
な立下りエッジが発生し線路９で急激な立上りエッジを
経験すると同様な動作が行われ、トランジスタ１８は、
このときだけＮＣＫ回線のハード・ドライブ用の主要な
電流経路として作用する。トランジスタ１６および２１
は、再び入力信号の次の遷移のために、トランジスタ１
８が遮断した後にＮＣＫでのレベルを維持する。
て述べた様々な活性エッジがどのように使用されるかを
示す。線路８で急激な立下りエッジが発生すると、トラ
ンジスタ１２は突然オンになり、トランジスタ１４は突
然オフになる。トランジスタ１２は、ＣＫを急激にハイ
状態にするための主要な電流経路である。（２レベル・
ドライブ構成では、それはＣＫの“ハード”ドライバで
ある。）それと同時に、線路１１の急激な立上げ遷移
は、トランジスタ１９をオンにして、ＮＣＫをロー状態
にし、続いてトランジスタ２３を遮断しトランジスタ２
２をオンにする。線路９はそのうちにロー状態になり、
トランジスタ１３をオフ（確実にトランジスタ１２をオ
ンにする）に、トランジスタ１５をオンに保つ。したが
って、トランジスタ２２および１５を通る経路の主要目
的は、ＣＫ線路の線路キャパシタンスが充電され、かつ
入力信号の次の遷移のためにトランジスタ１２がオフに
なると、ＣＫをハイ状態に保つことであるけれども、ト
ランジスタ２２をオンにすることは、ＣＫ線路の線路キ
ャパシタンスの充電への電流の流れにも寄与する。すで
に述べたように、ＣＫがハイになると、ＮＣＫはローに
なる。これは、線路８および１１が共通の遷移に源を発
しているが、異なった数の反転を経験するからである。
したがって、線路８で急激な立下りエッジが発生する
と、線路１１では急激な立上りエッジを経験する。これ
は、続いて、トランジスタ１９をオンにし、ＮＣＫをロ
ー状態にする。それにより、すでに述べたように、トラ
ンジスタ２２がオンになる。対称的に、線路１０で急激
な立下りエッジが発生し線路９で急激な立上りエッジを
経験すると同様な動作が行われ、トランジスタ１８は、
このときだけＮＣＫ回線のハード・ドライブ用の主要な
電流経路として作用する。トランジスタ１６および２１
は、再び入力信号の次の遷移のために、トランジスタ１
８が遮断した後にＮＣＫでのレベルを維持する。
【００１１】今後は、ハード・ドライブからホールド、
すなわち保持ドライブへの遷移をどのようにして達成す
るのかについて述べる。線路ＣＫでのローからハイへの
遷移について考える。信号ＣＫが図２ＡのＮＯＲゲート
６にどのようにして戻されるのかについて注目する。Ｃ
Ｋをハイ状態にするのは線路８の急激な立下りエッジで
あったことを想起する。この急激な立下りエッジは、Ｎ
ＯＲゲート６の出力における急激な立上りエッジにより
引き起こされた。これは、ＣＫがすでにローになってい
るときに、ローになるＯＵＴにより引き起こされた。Ｎ
ＯＲゲート６のこの出力は、ＯＵＴおよびＣＫの両方が
ローである限りハイのままである。しかし、すでにみて
きたように、非常に急激に、ＣＫはハイ状態にされる。
ＣＫがハイになると、ＮＯＲゲート６の出力はローにな
る。このハイからローへの遷移は、経路２および５を通
して、すでに述べたローからハイへの対応する遷移より
もずっとゆっくりと進行する。結局、線路８では立上り
エッジが生じ、線路１１では立下りエッジが生ずる。線
路８における立上りエッジは、トランジスタ１２を遮断
して、ＣＫのハード・ドライブを切る。しかし、トラン
ジスタ１５および２２の保持ドライブはオンのままであ
る。これは、ＮＣＫがまだローであり（トランジスタ２
２をオンに保持、そして部分的に、線路９がローになっ
ているからである。ＮＯＵＴがハイ状態であるから線路
９はロー状態であり（ＯＵＴがローになることから出発
したことを覚えておくこと）、それによりＮＯＲゲート
７の出力が強制的にローになり、さらに経路３を通して
線路９も強制的にローになる。この保持ドライブは、Ｏ
ＵＴおよびＮＯＵＴの逆の状態への遷移まで有効であ
り、さらに、ＮＯＲゲート７におけるＮＣＫの出現に関
する対称的な議論では、トランジスタ１８からのＮＣＫ
のハード・ドライブがどのようにして切られ、トランジ
スタ１６および２１からの保持ドライブがどのようにし
てＮＣＫを保持するのかについて説明している。
すなわち保持ドライブへの遷移をどのようにして達成す
るのかについて述べる。線路ＣＫでのローからハイへの
遷移について考える。信号ＣＫが図２ＡのＮＯＲゲート
６にどのようにして戻されるのかについて注目する。Ｃ
Ｋをハイ状態にするのは線路８の急激な立下りエッジで
あったことを想起する。この急激な立下りエッジは、Ｎ
ＯＲゲート６の出力における急激な立上りエッジにより
引き起こされた。これは、ＣＫがすでにローになってい
るときに、ローになるＯＵＴにより引き起こされた。Ｎ
ＯＲゲート６のこの出力は、ＯＵＴおよびＣＫの両方が
ローである限りハイのままである。しかし、すでにみて
きたように、非常に急激に、ＣＫはハイ状態にされる。
ＣＫがハイになると、ＮＯＲゲート６の出力はローにな
る。このハイからローへの遷移は、経路２および５を通
して、すでに述べたローからハイへの対応する遷移より
もずっとゆっくりと進行する。結局、線路８では立上り
エッジが生じ、線路１１では立下りエッジが生ずる。線
路８における立上りエッジは、トランジスタ１２を遮断
して、ＣＫのハード・ドライブを切る。しかし、トラン
ジスタ１５および２２の保持ドライブはオンのままであ
る。これは、ＮＣＫがまだローであり（トランジスタ２
２をオンに保持、そして部分的に、線路９がローになっ
ているからである。ＮＯＵＴがハイ状態であるから線路
９はロー状態であり（ＯＵＴがローになることから出発
したことを覚えておくこと）、それによりＮＯＲゲート
７の出力が強制的にローになり、さらに経路３を通して
線路９も強制的にローになる。この保持ドライブは、Ｏ
ＵＴおよびＮＯＵＴの逆の状態への遷移まで有効であ
り、さらに、ＮＯＲゲート７におけるＮＣＫの出現に関
する対称的な議論では、トランジスタ１８からのＮＣＫ
のハード・ドライブがどのようにして切られ、トランジ
スタ１６および２１からの保持ドライブがどのようにし
てＮＣＫを保持するのかについて説明している。
【００１２】これまでに述べた構成は、ＯＵＴおよびＮ
ＯＵＴの遷移に特定制約が課される場合に、前述のよう
に作動する。特に、ＯＵＴが充分に立ち上がる前にＣＫ
が立ち下がる場合には、ＮＯＲゲート６の出力は、ハイ
にグリッチ（ｇｌｉｔｃｈ）するこ とがあり、ドライ
ブを作動（ｆｉｇｈｔ）させる。ＮＯＵＴが充分に立ち
上がる前にＮＣＫが立ち下がると、ＮＯＲゲート７の出
力がハイにグリッチすることがあるという同様な可能性
も存在する。１つの解法は、ＯＵＴおよびＮＯＵＴにお
ける付随する遷移をコントロールすることである。別の
解法は、図３Ａおよび図３Ｂに示す回路でＮＯＲゲート
６および７を置き換えることである。該回路が行うこと
は、ＮＯＲ論理の前に幾つかの逐次論理を加えることで
ある。
ＯＵＴの遷移に特定制約が課される場合に、前述のよう
に作動する。特に、ＯＵＴが充分に立ち上がる前にＣＫ
が立ち下がる場合には、ＮＯＲゲート６の出力は、ハイ
にグリッチ（ｇｌｉｔｃｈ）するこ とがあり、ドライ
ブを作動（ｆｉｇｈｔ）させる。ＮＯＵＴが充分に立ち
上がる前にＮＣＫが立ち下がると、ＮＯＲゲート７の出
力がハイにグリッチすることがあるという同様な可能性
も存在する。１つの解法は、ＯＵＴおよびＮＯＵＴにお
ける付随する遷移をコントロールすることである。別の
解法は、図３Ａおよび図３Ｂに示す回路でＮＯＲゲート
６および７を置き換えることである。該回路が行うこと
は、ＮＯＲ論理の前に幾つかの逐次論理を加えることで
ある。
【００１３】図３Ｂは、回路の使用することのできるゲ
ート・レベルを示し、図３Ａは、図３Ｂと機能的な等価
物を示す。図３Ｂに示すように、ＮＯＲゲート７の場合
を考えてみる。ＮＯＲゲート７の出力をローにするため
に、ＣＫがロー状態になるのに続いてＯＵＴの立上りエ
ッジを用いて非グリッチング（ａｎｔｉ−ｇｌｉｔｃｈ
ｉｎｇ) 回路を作動させるということがちょっと考えた
だけで確認される。すなわち、Ｓ／Ｒフリップフロップ
２４のＱ出力が、ＯＵＴの立上りエッジを、ＣＫの立下
りエッジの代りにするのである。Ｓ／Ｒフリップフロッ
プ２５は、ＮＯＲゲート６および信号ＮＯＵＴおよびＮ
ＣＫに対して同様な機能を行う。図３Ｂは、図３Ａと同
じ全般的な機能性を有するゲート・レベルの実施例を示
す。しかし、フリップフロップとして機能するクロス結
合ゲートへの入力の前の特別インバータの使用を避ける
ために、ＣＫおよびＮＣＫが入れ替えられていることに
注意しなければならない。図３Ａ，３Ｂの回路の間の他
の相違点は、ハード・ドライブをどのようにして切るか
という点に関している。図３Ａでは、図２Ａ，図２Ｂに
関して述べたように、クロックの立上りエッジがハード
・ドライブを切っている。図３Ｂの場合には、ＮＣＫで
の立下りは、ＣＫのハード・ドライブを終結させるため
に用いられている。
ート・レベルを示し、図３Ａは、図３Ｂと機能的な等価
物を示す。図３Ｂに示すように、ＮＯＲゲート７の場合
を考えてみる。ＮＯＲゲート７の出力をローにするため
に、ＣＫがロー状態になるのに続いてＯＵＴの立上りエ
ッジを用いて非グリッチング（ａｎｔｉ−ｇｌｉｔｃｈ
ｉｎｇ) 回路を作動させるということがちょっと考えた
だけで確認される。すなわち、Ｓ／Ｒフリップフロップ
２４のＱ出力が、ＯＵＴの立上りエッジを、ＣＫの立下
りエッジの代りにするのである。Ｓ／Ｒフリップフロッ
プ２５は、ＮＯＲゲート６および信号ＮＯＵＴおよびＮ
ＣＫに対して同様な機能を行う。図３Ｂは、図３Ａと同
じ全般的な機能性を有するゲート・レベルの実施例を示
す。しかし、フリップフロップとして機能するクロス結
合ゲートへの入力の前の特別インバータの使用を避ける
ために、ＣＫおよびＮＣＫが入れ替えられていることに
注意しなければならない。図３Ａ，３Ｂの回路の間の他
の相違点は、ハード・ドライブをどのようにして切るか
という点に関している。図３Ａでは、図２Ａ，図２Ｂに
関して述べたように、クロックの立上りエッジがハード
・ドライブを切っている。図３Ｂの場合には、ＮＣＫで
の立下りは、ＣＫのハード・ドライブを終結させるため
に用いられている。
【００１４】
【発明の効果】以上の説明より明らかなように、しきい
値電圧を内部的に発生する差動共通ゲート増幅器（図
１）を使用することによって、クロックを発生するため
に使用される入力信号の特定な電圧レベルおよびそのド
リフトに不感応なクロックバッファ回路が達成される。
４個の別個な利得通路（２、３、４、５）は前記差動共
通ゲート増幅器を出力段（図２Ｂ）に接続する。この利
得通路のうちの２個（２、５）は、２つの相補クロック
信号の一方に対して、各方向にそれぞれ急激な遷移をも
たらすエッヂを伝播するために使用される。他の２個の
通路（３、４）は他方の相補クロック信号に対して同じ
ことを達成する。各利得通路は特定な方向の前縁部を伝
播するように最適化される（最初の点に関連して、エッ
ヂの方向は段毎に反転する）。４個の利得通路のうちの
最初の対（２、５）は、クロック信号およびその相補信
号のローからハイの遷移に対するドライブのハイレベル
を作るために用いられる。最適化のために、このドライ
ブは急激には切り離されることはできない。利得通路中
のラッチ状回路（６、７）は、ハイレベルまたはハード
ドライブの早い除去を可能にし、ドライブのホールドま
たは保持レベルを残す。各ホールドドライブは、利得通
路の残りの対中の利得通路によって急激に除去される。
ハードドライブは、クロック線のキャパシタンスが適切
に充電されるのに充分な期間保たれる。非グリッチ回路
（図３Ａ、図３Ｂ）は、差動共通ゲート増幅器から生じ
る可能性のあるゆっくりした遷移から生ずるあいまいさ
によって生ずるドライブ・ファイトに対して回路全体を
強くする。
値電圧を内部的に発生する差動共通ゲート増幅器（図
１）を使用することによって、クロックを発生するため
に使用される入力信号の特定な電圧レベルおよびそのド
リフトに不感応なクロックバッファ回路が達成される。
４個の別個な利得通路（２、３、４、５）は前記差動共
通ゲート増幅器を出力段（図２Ｂ）に接続する。この利
得通路のうちの２個（２、５）は、２つの相補クロック
信号の一方に対して、各方向にそれぞれ急激な遷移をも
たらすエッヂを伝播するために使用される。他の２個の
通路（３、４）は他方の相補クロック信号に対して同じ
ことを達成する。各利得通路は特定な方向の前縁部を伝
播するように最適化される（最初の点に関連して、エッ
ヂの方向は段毎に反転する）。４個の利得通路のうちの
最初の対（２、５）は、クロック信号およびその相補信
号のローからハイの遷移に対するドライブのハイレベル
を作るために用いられる。最適化のために、このドライ
ブは急激には切り離されることはできない。利得通路中
のラッチ状回路（６、７）は、ハイレベルまたはハード
ドライブの早い除去を可能にし、ドライブのホールドま
たは保持レベルを残す。各ホールドドライブは、利得通
路の残りの対中の利得通路によって急激に除去される。
ハードドライブは、クロック線のキャパシタンスが適切
に充電されるのに充分な期間保たれる。非グリッチ回路
（図３Ａ、図３Ｂ）は、差動共通ゲート増幅器から生じ
る可能性のあるゆっくりした遷移から生ずるあいまいさ
によって生ずるドライブ・ファイトに対して回路全体を
強くする。
【図１】本発明に従って構成されるクロック信号に対す
るＣＭＯＳ差動受信回路のブロック図である。
るＣＭＯＳ差動受信回路のブロック図である。
【図２Ａ】本発明に従って構成される非対称利得バッフ
ァのブロック図である。
ァのブロック図である。
【図２Ｂ】本発明に従って構成される２レベルドライブ
出力扱のブロック図である。
出力扱のブロック図である。
【図３Ａ】図２Ａ、図２Ｂの回路に代用できる非グリッ
チ回路のブロック図である。
チ回路のブロック図である。
【図３Ｂ】図２Ａ、図２Ｂの回路に代用できる非グリッ
チ回路のブロック図である。
チ回路のブロック図である。
【図４】本発明のクロック回路の各部波形図である。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年７月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の詳細な説明
【補正方法】変更
【補正内容】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は高速、低スキューのクロ
ック回路に関する。
ック回路に関する。
【０００２】
【従来技術】高速マイクロプロセッサおよび他の理論回
路で使用するクロック回路は、既知の且つお互いに信頼
できる関係（この信頼性は“低スキュー”と呼ぶことが
ある）で起こる高速遷移を有していなければならない。
高速および低スキューのこの望ましい特性では、各々、
クロック回路内の最小内部伝播遅延が要求される。さら
に、実際のクロック・バッファ回路が外部信号からドラ
イブされる場合には、受信回路が外部信号の実際のレベ
ルにできる限り非感応的であるだけでなく、該レベルの
ドリフトにも耐性のあることが望ましい。
路で使用するクロック回路は、既知の且つお互いに信頼
できる関係（この信頼性は“低スキュー”と呼ぶことが
ある）で起こる高速遷移を有していなければならない。
高速および低スキューのこの望ましい特性では、各々、
クロック回路内の最小内部伝播遅延が要求される。さら
に、実際のクロック・バッファ回路が外部信号からドラ
イブされる場合には、受信回路が外部信号の実際のレベ
ルにできる限り非感応的であるだけでなく、該レベルの
ドリフトにも耐性のあることが望ましい。
【０００３】
【発明の目的と概要】上述の目標は、“共通（コモン）
ゲート”構成でありまた内部的に現われたしきい電圧に
より助力されるＣＭＯＳの差動受信回路を用いることに
よって、本発明のクロック回路において達成される。差
動受信回路の２つの側は、各々、高速のハイ状態からロ
ー状態への各遷移をもたらし、それは次に、関連する利
得経路対を介して実際の出力段に送られる。利得経路の
対は、差動受信回路の各側、またはその出力と結び付け
られており、全部合計して４経路になる。その結果、各
経路は、その経路の入力における特定方向の前縁遷移
（リーディング・エッジ）に対して優れた伝播を呈する
必要があるだけであり、最適化（トランジスタの寸法）
により該特定前縁に有利になる。これにより、対応する
バッファが、両方向の活性のあるエッジに対して応答し
なければならない場合に該バッファが示す伝播遅延の約
半分の伝播遅延を各利得経路は達成することができる。
４つの利得経路は、相補出力クロック線のキャパシタン
スをを充電する必要のある初期の間だけ、該クロック線
の“ハード”（すなわち、強力な）ドライブを引き起こ
すラッチ状回路と結合している。その後では、ドライブ
のレベルは、ホールド・レベル、 または維持レベルにま
で下げられる。これは、例えば、当該クロック線がハイ
状態に達したことを検知し、そしてハード・ドライブを
行っている大トランジスタをオフにすることにより行う
ことができる。それをするための別の方法は、相補クロ
ック信号がそのロー状態に達したことを検知することで
ある。いずれの方法でも、相補クロック線が現在ロー状
態であること（事実）は、小さい保持ドライバ・トラン
ジスタをオンのままに保つクロス結合出力ラッチの一部
として用いられる。
ゲート”構成でありまた内部的に現われたしきい電圧に
より助力されるＣＭＯＳの差動受信回路を用いることに
よって、本発明のクロック回路において達成される。差
動受信回路の２つの側は、各々、高速のハイ状態からロ
ー状態への各遷移をもたらし、それは次に、関連する利
得経路対を介して実際の出力段に送られる。利得経路の
対は、差動受信回路の各側、またはその出力と結び付け
られており、全部合計して４経路になる。その結果、各
経路は、その経路の入力における特定方向の前縁遷移
（リーディング・エッジ）に対して優れた伝播を呈する
必要があるだけであり、最適化（トランジスタの寸法）
により該特定前縁に有利になる。これにより、対応する
バッファが、両方向の活性のあるエッジに対して応答し
なければならない場合に該バッファが示す伝播遅延の約
半分の伝播遅延を各利得経路は達成することができる。
４つの利得経路は、相補出力クロック線のキャパシタン
スをを充電する必要のある初期の間だけ、該クロック線
の“ハード”（すなわち、強力な）ドライブを引き起こ
すラッチ状回路と結合している。その後では、ドライブ
のレベルは、ホールド・レベル、 または維持レベルにま
で下げられる。これは、例えば、当該クロック線がハイ
状態に達したことを検知し、そしてハード・ドライブを
行っている大トランジスタをオフにすることにより行う
ことができる。それをするための別の方法は、相補クロ
ック信号がそのロー状態に達したことを検知することで
ある。いずれの方法でも、相補クロック線が現在ロー状
態であること（事実）は、小さい保持ドライバ・トラン
ジスタをオンのままに保つクロス結合出力ラッチの一部
として用いられる。
【０００４】このような２レベル駆動を用いることによ
り、保持ドライブを急に終了させるために小さな信号を
用いることができ、それと同時にクロックの他の状態に
対するハード・ドライブが開始される。すなわち、ハー
ド・ドライブをオンにし、保持ドライブを終了させるた
めの低伝播時間利得経路（前述の４経路）はあるが、ハ
ード・ドライブを切るための別の経路はないということ
である。その代りとして、ハード・ドライブを切断する
ときには、遷移の方向がその利得経路が最適化される方
向と逆であるところの、活性エッジを伝播するための関
連する利得経路を用いる。しかし、このことは何にも悪
影響を及ぼさない。というのも、ハード・ドライブはク
ロックの次の遷移（伝播時間と比較して長い）の前に切
る必要があるだけ（したがって半サイクルよりもわずか
だけ少ない）であるからである。したがって、この方法
では、必要でなくなったらすぐに遅い速度で離れさせる
ことにより、ハード・ドライブを突然に停止させる必要
性を回避している。これは、全体的としてクロックの各
遷移のコントロールに対する最小伝播時間を保つので、
高速、低スキュー・クロックをもたらす。本発明のクロ
ック回路は以下の要素を有する。第１、第２出力端子
（ＣＫ、ＮＣＫ）と、前記第１出力端子に接続され、第
１理論レベルを有する第１ドライブ信号（８）に応答し
て前記第１出力端子をハイ状態にする第１スイッチ手段
（１２）と、前記第１出力端子に接続され、第２理論レ
ベルを有する第２ドライブ信号（９）に応答して前記第
１出力端子をロー状態にする第２スイッチ手段（１３）
と、前記第２出力端子に接続され、第３理論レベルを有
する第３ドライブ信号（１０）に応答して前記第２出力
端子をハイ状態にする第３スイッチ手段（１８）と、前
記第２出力端子に接続され、第４論理レベルを有する第
４ドライブ信号に応答して前記第２出力端子をロー状態
にする第４スイッチ手段（１９）と、第１および第２出
力端子に接続され、第２出力端子がローで前記第２ドラ
イブ信号が第２論理レベルの相補信号であるときに第１
出力端子をハイ状態にする第１ホールド手段（２２、１
５）と、第１および第２出力端子に接続され、第１出力
端子がローで前記第４ドライブ信号が第４論理レベルの
相補信号であるときに第２出力端子をハイ状態にする第
２ホールド手段（１６、２１）と、第１出力端子がハイ
になるのに応答して第１ドライブ信号を第１論理レベル
の相補信号にする第１論理手段（６）と、第２出力端子
がハイになるのに応答して第４ドライブ信号を第４論理
レベルの相補信号にする第２理論手段（７）と、第１、
第２論理手段に接続されて前記第１から第４ドライブ信
号を発生し、第１、第４ドライブ信号は同時に遷移し、
第１、第４論理レベルは相補関係にあり、第２、第３ド
ライブ信号は同時に遷移して第１、第４ドライブ信号と
交互に発生し、また第２、第３論理レベルは相補関係に
ある中間手段（２、３、４、５）。
り、保持ドライブを急に終了させるために小さな信号を
用いることができ、それと同時にクロックの他の状態に
対するハード・ドライブが開始される。すなわち、ハー
ド・ドライブをオンにし、保持ドライブを終了させるた
めの低伝播時間利得経路（前述の４経路）はあるが、ハ
ード・ドライブを切るための別の経路はないということ
である。その代りとして、ハード・ドライブを切断する
ときには、遷移の方向がその利得経路が最適化される方
向と逆であるところの、活性エッジを伝播するための関
連する利得経路を用いる。しかし、このことは何にも悪
影響を及ぼさない。というのも、ハード・ドライブはク
ロックの次の遷移（伝播時間と比較して長い）の前に切
る必要があるだけ（したがって半サイクルよりもわずか
だけ少ない）であるからである。したがって、この方法
では、必要でなくなったらすぐに遅い速度で離れさせる
ことにより、ハード・ドライブを突然に停止させる必要
性を回避している。これは、全体的としてクロックの各
遷移のコントロールに対する最小伝播時間を保つので、
高速、低スキュー・クロックをもたらす。本発明のクロ
ック回路は以下の要素を有する。第１、第２出力端子
（ＣＫ、ＮＣＫ）と、前記第１出力端子に接続され、第
１理論レベルを有する第１ドライブ信号（８）に応答し
て前記第１出力端子をハイ状態にする第１スイッチ手段
（１２）と、前記第１出力端子に接続され、第２理論レ
ベルを有する第２ドライブ信号（９）に応答して前記第
１出力端子をロー状態にする第２スイッチ手段（１３）
と、前記第２出力端子に接続され、第３理論レベルを有
する第３ドライブ信号（１０）に応答して前記第２出力
端子をハイ状態にする第３スイッチ手段（１８）と、前
記第２出力端子に接続され、第４論理レベルを有する第
４ドライブ信号に応答して前記第２出力端子をロー状態
にする第４スイッチ手段（１９）と、第１および第２出
力端子に接続され、第２出力端子がローで前記第２ドラ
イブ信号が第２論理レベルの相補信号であるときに第１
出力端子をハイ状態にする第１ホールド手段（２２、１
５）と、第１および第２出力端子に接続され、第１出力
端子がローで前記第４ドライブ信号が第４論理レベルの
相補信号であるときに第２出力端子をハイ状態にする第
２ホールド手段（１６、２１）と、第１出力端子がハイ
になるのに応答して第１ドライブ信号を第１論理レベル
の相補信号にする第１論理手段（６）と、第２出力端子
がハイになるのに応答して第４ドライブ信号を第４論理
レベルの相補信号にする第２理論手段（７）と、第１、
第２論理手段に接続されて前記第１から第４ドライブ信
号を発生し、第１、第４ドライブ信号は同時に遷移し、
第１、第４論理レベルは相補関係にあり、第２、第３ド
ライブ信号は同時に遷移して第１、第４ドライブ信号と
交互に発生し、また第２、第３論理レベルは相補関係に
ある中間手段（２、３、４、５）。
【０００５】
【実施例】図１は、ＥＣＬおよびＴＴＬ論理ファミリー
などの広範な信号源からドライブするのに適したＣＭＯ
Ｓ差動受信回路１の概略図である。図１に示す回路１
は、出力信号ＯＵＴおよびＮＯＵＴのハイ状態からロー
状態への遷移において低伝播遅延を達成する“共通ゲー
ト”差動アンプと呼ぶことがある。図１および他の図で
は、ゲート上に小さな丸を有するＱ5 などのトランジス
タはＰチャンネル・デバイスであり、Ｑ1 などのトラン
ジスタはＮチャンネル・デバイスである。図示の実施例
の内容は図示のデバイスの極性だけに限定されないとい
うこと、および各ＦＥＴの極性が変わったならば、＋Ｖ
ＤＤが接地になり、接地が−ＶＤＤになり、電源電圧お
よびその正の近くを基準とする入力電圧を有する回路が
得られるということは当業者に理解される。また、各ト
ランジスタにおける括弧内の数字（Ｗ／Ｌ）は、幅Ｗお
よび長さＬをミクロン単位で示している。
などの広範な信号源からドライブするのに適したＣＭＯ
Ｓ差動受信回路１の概略図である。図１に示す回路１
は、出力信号ＯＵＴおよびＮＯＵＴのハイ状態からロー
状態への遷移において低伝播遅延を達成する“共通ゲー
ト”差動アンプと呼ぶことがある。図１および他の図で
は、ゲート上に小さな丸を有するＱ5 などのトランジス
タはＰチャンネル・デバイスであり、Ｑ1 などのトラン
ジスタはＮチャンネル・デバイスである。図示の実施例
の内容は図示のデバイスの極性だけに限定されないとい
うこと、および各ＦＥＴの極性が変わったならば、＋Ｖ
ＤＤが接地になり、接地が−ＶＤＤになり、電源電圧お
よびその正の近くを基準とする入力電圧を有する回路が
得られるということは当業者に理解される。また、各ト
ランジスタにおける括弧内の数字（Ｗ／Ｌ）は、幅Ｗお
よび長さＬをミクロン単位で示している。
【０００６】図１の差動受信回路の動作については以下
で詳細に記述する。図４は本クロック回路の各部波形図
である。入力端子ＩＮおよびＭＩＮには入力信号および
その相補信号が加えられる。これらの入力信号は、クロ
ック、ストローブ、またはおそらく他のいずれかの用途
に使用するためのものである。入力信号の実際のレベル
は前もって知る必要はなく、これらのレベルがドリフト
を生じても、差動受信回路１の良好な動作は妨げられな
い。さらに、図１の回路は、入力信号の変化が予期され
る場合には、ヒステリシスがなかったり、ヒステリシス
があったり、また“負ヒステリシス”と呼ばれることの
ある状態を持つように実施することができる。トランジ
スタＱ9 およびＱ10は、ＥＳＤ（静電放電）から保護す
るための入力保護デバイスである。トランジスタ対Ｑ1
／Ｑ5 およびＱ4 ／Ｑ8 は、１つのしきい電圧Ｖt に等
しいバイアスをもたらすバイアス回路を形成する。Ｖt
はＱ1またはＱ4のソース・ドレイン間電圧である。トラ
ンジスタＱ5 およびＱ8 は、各々、Ｑ1 およびＱ4 に対
する負荷抵抗として作動する。これらのバイアス電圧
は、Ｑ3 のゲートを、Ｖt ＋ＶIN（ＶINはＩＮに印加さ
れる電圧）に等しくさせ、およびＱ2 のゲートを、Ｖt
＋ＶMIN (ＶMIN はＭＩＮに印加される電圧）に等しく
させる。ＩＮに印加される入力電圧がＮＩＮに印加され
る電圧（ＶNIN ）以下である場合には、Ｑ2 のゲート電
圧はＶINよりも高いＶNIN よりも高いので、ＯＵＴにお
ける電圧ＶOUT は急速に降下する。それと同時にＶNIN
だけ減じたゲート電圧Ｑ3 はＶt 以下になるので、Ｑ7
はＶNOUTをハイ状態にする。
で詳細に記述する。図４は本クロック回路の各部波形図
である。入力端子ＩＮおよびＭＩＮには入力信号および
その相補信号が加えられる。これらの入力信号は、クロ
ック、ストローブ、またはおそらく他のいずれかの用途
に使用するためのものである。入力信号の実際のレベル
は前もって知る必要はなく、これらのレベルがドリフト
を生じても、差動受信回路１の良好な動作は妨げられな
い。さらに、図１の回路は、入力信号の変化が予期され
る場合には、ヒステリシスがなかったり、ヒステリシス
があったり、また“負ヒステリシス”と呼ばれることの
ある状態を持つように実施することができる。トランジ
スタＱ9 およびＱ10は、ＥＳＤ（静電放電）から保護す
るための入力保護デバイスである。トランジスタ対Ｑ1
／Ｑ5 およびＱ4 ／Ｑ8 は、１つのしきい電圧Ｖt に等
しいバイアスをもたらすバイアス回路を形成する。Ｖt
はＱ1またはＱ4のソース・ドレイン間電圧である。トラ
ンジスタＱ5 およびＱ8 は、各々、Ｑ1 およびＱ4 に対
する負荷抵抗として作動する。これらのバイアス電圧
は、Ｑ3 のゲートを、Ｖt ＋ＶIN（ＶINはＩＮに印加さ
れる電圧）に等しくさせ、およびＱ2 のゲートを、Ｖt
＋ＶMIN (ＶMIN はＭＩＮに印加される電圧）に等しく
させる。ＩＮに印加される入力電圧がＮＩＮに印加され
る電圧（ＶNIN ）以下である場合には、Ｑ2 のゲート電
圧はＶINよりも高いＶNIN よりも高いので、ＯＵＴにお
ける電圧ＶOUT は急速に降下する。それと同時にＶNIN
だけ減じたゲート電圧Ｑ3 はＶt 以下になるので、Ｑ7
はＶNOUTをハイ状態にする。
【０００７】ヒステリシスを達成するためには、Ｑ6 ：
Ｑ2 の幅の比はＱ5 ：Ｑ1 の幅の比Ｑ5 ：Ｑ1 よりも大
きくされる。対称的に、同様な大きな比は、比Ｑ7 ：Ｑ
3 を比Ｑ8 ：Ｑ4 に対して大きくする。負ヒステリシス
を持たせる場合では、“以下”という関係が上記の“以
上”と置き換えられる。ヒステリシスを持たせない場合
には、“等しい”が“以上”と置き換えられる。Ｑ5 お
よびＱ7 のクロス結合は、入力信号ＩＮおよびＮＩＮの
ＤＣ負荷を減少させる。トランジスタ対Ｑ6 ／Ｑ2 およ
びＱ7 ／Ｑ3 において、各対の一方がオンである限り該
対の他方はオフであるから、上記の状態が起こる。これ
に関して、 図１の差動受信回路１が、かなりの電流ゲイ
ンを伴うことなく、高電圧ゲイン（入力での唯一のＶt
スイングだけに対するＣＭＯＳ出力スイング）を達成す
ることが観察できる。
Ｑ2 の幅の比はＱ5 ：Ｑ1 の幅の比Ｑ5 ：Ｑ1 よりも大
きくされる。対称的に、同様な大きな比は、比Ｑ7 ：Ｑ
3 を比Ｑ8 ：Ｑ4 に対して大きくする。負ヒステリシス
を持たせる場合では、“以下”という関係が上記の“以
上”と置き換えられる。ヒステリシスを持たせない場合
には、“等しい”が“以上”と置き換えられる。Ｑ5 お
よびＱ7 のクロス結合は、入力信号ＩＮおよびＮＩＮの
ＤＣ負荷を減少させる。トランジスタ対Ｑ6 ／Ｑ2 およ
びＱ7 ／Ｑ3 において、各対の一方がオンである限り該
対の他方はオフであるから、上記の状態が起こる。これ
に関して、 図１の差動受信回路１が、かなりの電流ゲイ
ンを伴うことなく、高電圧ゲイン（入力での唯一のＶt
スイングだけに対するＣＭＯＳ出力スイング）を達成す
ることが観察できる。
【０００８】図２Ａに示すように、図１の出力ＯＵＴお
よびＮＯＵＴは、非対称バッファを介して結合され、別
々のプルアップおよびプルダウン信号経路を形成してい
る。これらの別個の経路は、照合番号２〜５で示す縦続
接続（カスケード・シリーズ）のバッファである。別々
のプルアップおよびプルダウン経路２および３は、信号
ＯＵＴおよびＮＯＵＴから信号ＣＫ（クロック）を発生
するためのラッチ状回路の一部である。これらのラッチ
状回路には、ＮＯＲゲート６および７、および図２Ｂに
示す回路により発生される信号ＣＫおよびＮＣＫを含
む。経路３について考えてみる。これは、２つのカスケ
ード・バッファから成り、そのうちの１つは“Ｎ”、も
う１つは“Ｐ”で示してある。この表記は、第一バッフ
ァではＮチャンネル・デバイスが大きく、関連するＰチ
ャンネル・デバイスが小さいことを意味している。第二
バッファでは、Ｐチャンネル・デバイスが大きく、関連
するＮチャンネル・デバイスが小さい。この特定構成で
は、立上りエッジ（カスケード・シリーズの入力におけ
る）を立下りエッジよりも速く伝える。また、カスケー
ド・シリーズへの入力における立上りおよび立下りエッ
ジの両方に対する伝播遅延を最小にするために要求され
るカスケード・シリーズのバッファのほぼ２倍の速さで
入力立上りエッジを伝播する。経路２は経路３と類似し
ているが、追加の段階を含む点が異なるので、いずれか
の経路の入力において急激なローからハイ状態への遷移
に対して、経路２は対応する急激なハイからロー状態へ
の遷移を行い、経路３では突然のローからハイへの遷移
を行う。番号２により示す破線内は、“Ｎとしてのラベ
ル付け”および“Ｐとしてのラベル付け”により意図さ
れる内容を正確に定義している。全般的な概念を次に記
述する。すなわち、カスケード・シリーズのバッファ
で、加えられる信号の１つの活性エッジだけを迅速に伝
播する必要のあるように配置すること（他の考えられる
活性エッジに対しては別経路のバッファーに委ねる）に
より、その経路の各バッファ内のＦＥＴは、活性エッジ
をドライブすることが目的であるＮチャンネルまたはＰ
チャンネル・デバイスに有利な比にすることができる。
それがどのデバイスであるかは、別々の経路２〜５の段
階にラベルを付けてある図２Ａ中にＮおよびＰにより示
してある。この比は、指定トランジスタのサイズの選択
にすぎず、トランジスタ内で使用するＮおよびＰチャン
ネル物質についての移動度比（ｍｏｂｉｌｉｔｙ ｒａ
ｔｉｏ）の平方根に部分的に基づいたよく知られた動作
である。
よびＮＯＵＴは、非対称バッファを介して結合され、別
々のプルアップおよびプルダウン信号経路を形成してい
る。これらの別個の経路は、照合番号２〜５で示す縦続
接続（カスケード・シリーズ）のバッファである。別々
のプルアップおよびプルダウン経路２および３は、信号
ＯＵＴおよびＮＯＵＴから信号ＣＫ（クロック）を発生
するためのラッチ状回路の一部である。これらのラッチ
状回路には、ＮＯＲゲート６および７、および図２Ｂに
示す回路により発生される信号ＣＫおよびＮＣＫを含
む。経路３について考えてみる。これは、２つのカスケ
ード・バッファから成り、そのうちの１つは“Ｎ”、も
う１つは“Ｐ”で示してある。この表記は、第一バッフ
ァではＮチャンネル・デバイスが大きく、関連するＰチ
ャンネル・デバイスが小さいことを意味している。第二
バッファでは、Ｐチャンネル・デバイスが大きく、関連
するＮチャンネル・デバイスが小さい。この特定構成で
は、立上りエッジ（カスケード・シリーズの入力におけ
る）を立下りエッジよりも速く伝える。また、カスケー
ド・シリーズへの入力における立上りおよび立下りエッ
ジの両方に対する伝播遅延を最小にするために要求され
るカスケード・シリーズのバッファのほぼ２倍の速さで
入力立上りエッジを伝播する。経路２は経路３と類似し
ているが、追加の段階を含む点が異なるので、いずれか
の経路の入力において急激なローからハイ状態への遷移
に対して、経路２は対応する急激なハイからロー状態へ
の遷移を行い、経路３では突然のローからハイへの遷移
を行う。番号２により示す破線内は、“Ｎとしてのラベ
ル付け”および“Ｐとしてのラベル付け”により意図さ
れる内容を正確に定義している。全般的な概念を次に記
述する。すなわち、カスケード・シリーズのバッファ
で、加えられる信号の１つの活性エッジだけを迅速に伝
播する必要のあるように配置すること（他の考えられる
活性エッジに対しては別経路のバッファーに委ねる）に
より、その経路の各バッファ内のＦＥＴは、活性エッジ
をドライブすることが目的であるＮチャンネルまたはＰ
チャンネル・デバイスに有利な比にすることができる。
それがどのデバイスであるかは、別々の経路２〜５の段
階にラベルを付けてある図２Ａ中にＮおよびＰにより示
してある。この比は、指定トランジスタのサイズの選択
にすぎず、トランジスタ内で使用するＮおよびＰチャン
ネル物質についての移動度比（ｍｏｂｉｌｉｔｙ ｒａ
ｔｉｏ）の平方根に部分的に基づいたよく知られた動作
である。
【０００９】図２Ａの全構成の背後の考えは、ＮＯＲゲ
ート６および７の各々が急激なローからハイ状態への遷
移を行うが、交互に異なる時刻で起こるということであ
る。すなわち、ＮＯＲゲート６および７からの出力は重
なり合わない信号である。ＮＯＲゲート６からの急激な
ローからハイ状態への遷移は、最小の遅延（したがって
最大クロック・レートおよび最小伝播遅延）で、経路２
の出力８における急激なハイからロー状態への遷移およ
び経路３の出力９における急激なローからハイ状態への
遷移をもたらす。同様に、ＮＯＲゲート７からの急激な
ローからハイへの遷移は、最小の遅延で、経路４の出力
１０における急激なハイからローへの遷移および経路５
の出力１１における急激なローからハイへの遷移をもた
らす。経路２および３のローからハイへの遷移は、別の
ＮＯＲゲートから生じ、交互に起こることを注目すべき
である。したがって、線路８では、線路９における急激
な立上りエッジの発生と交互して、急激な立下りエッジ
を発生する。同様なことが、線路１０および１１の出力
にも当てはまる。これは同じＮＯＲゲートから生じるの
で、線路８の急激な立下りエッジが、線路１１の急激な
立上りエッジと同時（全く非常に小さな伝播遅延差の範
囲内で）に起こることに注目しなければならない。同様
な同時性は、線路９および１０におけるトランジスタで
も起こる。
ート６および７の各々が急激なローからハイ状態への遷
移を行うが、交互に異なる時刻で起こるということであ
る。すなわち、ＮＯＲゲート６および７からの出力は重
なり合わない信号である。ＮＯＲゲート６からの急激な
ローからハイ状態への遷移は、最小の遅延（したがって
最大クロック・レートおよび最小伝播遅延）で、経路２
の出力８における急激なハイからロー状態への遷移およ
び経路３の出力９における急激なローからハイ状態への
遷移をもたらす。同様に、ＮＯＲゲート７からの急激な
ローからハイへの遷移は、最小の遅延で、経路４の出力
１０における急激なハイからローへの遷移および経路５
の出力１１における急激なローからハイへの遷移をもた
らす。経路２および３のローからハイへの遷移は、別の
ＮＯＲゲートから生じ、交互に起こることを注目すべき
である。したがって、線路８では、線路９における急激
な立上りエッジの発生と交互して、急激な立下りエッジ
を発生する。同様なことが、線路１０および１１の出力
にも当てはまる。これは同じＮＯＲゲートから生じるの
で、線路８の急激な立下りエッジが、線路１１の急激な
立上りエッジと同時（全く非常に小さな伝播遅延差の範
囲内で）に起こることに注目しなければならない。同様
な同時性は、線路９および１０におけるトランジスタで
も起こる。
【００１０】今度は図２Ｂを参照するが、図２Ａに関し
て述べた様々な活性エッジがどのように使用されるかを
示す。線路８で急激な立下りエッジが発生すると、トラ
ンジスタ１２は突然オンになり、トランジスタ１４は突
然オフになる。トランジスタ１２は、ＣＫを急激にハイ
状態にするための主要な電流経路である。（２レベル・
ドライブ構成では、それはＣＫの“ハード”ドライバで
ある。）それと同時に、線路１１の急激な立上げ遷移
は、トランジスタ１９をオンにして、ＮＣＫをロー状態
にし、続いてトランジスタ２３を遮断しトランジスタ２
２をオンにする。線路９はそのうちにロー状態になり、
トランジスタ１３をオフ（確実にトランジスタ１２をオ
ンにする）に、トランジスタ１５をオンに保つ。したが
って、トランジスタ２２および１５を通る経路の主要目
的は、ＣＫ線路の線路キャパシタンスが充電され、かつ
入力信号の次の遷移のためにトランジスタ１２がオフに
なると、ＣＫをハイ状態に保つことであるけれども、ト
ランジスタ２２をオンにすることは、ＣＫ線路の線路キ
ャパシタンスの充電への電流の流れにも寄与する。すで
に述べたように、ＣＫがハイになると、ＮＣＫはローに
なる。これは、線路８および１１が共通の遷移に源を発
しているが、異なった数の反転を経験するからである。
したがって、線路８で急激な立下りエッジが発生する
と、線路１１では急激な立上りエッジを経験する。これ
は、続いて、トランジスタ１９をオンにし、ＮＣＫをロ
ー状態にする。それにより、すでに述べたように、トラ
ンジスタ２２がオンになる。対称的に、線路１０で急激
な立下りエッジが発生し線路９で急激な立上りエッジを
経験すると同様な動作が行われ、トランジスタ１８は、
このときだけＮＣＫ回線のハード・ドライブ用の主要な
電流経路として作用する。トランジスタ１６および２１
は、再び入力信号の次の遷移のために、トランジスタ１
８が遮断した後にＮＣＫでのレベルを維持する。
て述べた様々な活性エッジがどのように使用されるかを
示す。線路８で急激な立下りエッジが発生すると、トラ
ンジスタ１２は突然オンになり、トランジスタ１４は突
然オフになる。トランジスタ１２は、ＣＫを急激にハイ
状態にするための主要な電流経路である。（２レベル・
ドライブ構成では、それはＣＫの“ハード”ドライバで
ある。）それと同時に、線路１１の急激な立上げ遷移
は、トランジスタ１９をオンにして、ＮＣＫをロー状態
にし、続いてトランジスタ２３を遮断しトランジスタ２
２をオンにする。線路９はそのうちにロー状態になり、
トランジスタ１３をオフ（確実にトランジスタ１２をオ
ンにする）に、トランジスタ１５をオンに保つ。したが
って、トランジスタ２２および１５を通る経路の主要目
的は、ＣＫ線路の線路キャパシタンスが充電され、かつ
入力信号の次の遷移のためにトランジスタ１２がオフに
なると、ＣＫをハイ状態に保つことであるけれども、ト
ランジスタ２２をオンにすることは、ＣＫ線路の線路キ
ャパシタンスの充電への電流の流れにも寄与する。すで
に述べたように、ＣＫがハイになると、ＮＣＫはローに
なる。これは、線路８および１１が共通の遷移に源を発
しているが、異なった数の反転を経験するからである。
したがって、線路８で急激な立下りエッジが発生する
と、線路１１では急激な立上りエッジを経験する。これ
は、続いて、トランジスタ１９をオンにし、ＮＣＫをロ
ー状態にする。それにより、すでに述べたように、トラ
ンジスタ２２がオンになる。対称的に、線路１０で急激
な立下りエッジが発生し線路９で急激な立上りエッジを
経験すると同様な動作が行われ、トランジスタ１８は、
このときだけＮＣＫ回線のハード・ドライブ用の主要な
電流経路として作用する。トランジスタ１６および２１
は、再び入力信号の次の遷移のために、トランジスタ１
８が遮断した後にＮＣＫでのレベルを維持する。
【００１１】今後は、ハード・ドライブからホールド、
すなわち保持ドライブへの遷移をどのようにして達成す
るのかについて述べる。線路ＣＫでのローからハイへの
遷移について考える。信号ＣＫが図２ＡのＮＯＲゲート
６にどのようにして戻されるのかについて注目する。Ｃ
Ｋをハイ状態にするのは線路８の急激な立下りエッジで
あったことを想起する。この急激な立下りエッジは、Ｎ
ＯＲゲート６の出力における急激な立上りエッジにより
引き起こされた。これは、ＣＫがすでにローになってい
るときに、ローになるＯＵＴにより引き起こされた。Ｎ
ＯＲゲート６のこの出力は、ＯＵＴおよびＣＫの両方が
ローである限りハイのままである。しかし、すでにみて
きたように、非常に急激に、ＣＫはハイ状態にされる。
ＣＫがハイになると、ＮＯＲゲート６の出力はローにな
る。このハイからローへの遷移は、経路２および５を通
して、すでに述べたローからハイへの対応する遷移より
もずっとゆっくりと進行する。結局、線路８では立上り
エッジが生じ、線路１１では立下りエッジが生ずる。線
路８における立上りエッジは、トランジスタ１２を遮断
して、ＣＫのハード・ドライブを切る。しかし、トラン
ジスタ１５および２２の保持ドライブはオンのままであ
る。これは、ＮＣＫがまだローであり（トランジスタ２
２をオンに保持、そして部分的に、線路９がローになっ
ているからである。ＮＯＵＴがハイ状態であるから線路
９はロー状態であり（ＯＵＴがローになることから出発
したことを覚えておくこと）、それによりＮＯＲゲート
７の出力が強制的にローになり、さらに経路３を通して
線路９も強制的にローになる。この保持ドライブは、Ｏ
ＵＴおよびＮＯＵＴの逆の状態への遷移まで有効であ
り、さらに、ＮＯＲゲート７におけるＮＣＫの出現に関
する対称的な議論では、トランジスタ１８からのＮＣＫ
のハード・ドライブがどのようにして切られ、トランジ
スタ１６および２１からの保持ドライブがどのようにし
てＮＣＫを保持するのかについて説明している。
すなわち保持ドライブへの遷移をどのようにして達成す
るのかについて述べる。線路ＣＫでのローからハイへの
遷移について考える。信号ＣＫが図２ＡのＮＯＲゲート
６にどのようにして戻されるのかについて注目する。Ｃ
Ｋをハイ状態にするのは線路８の急激な立下りエッジで
あったことを想起する。この急激な立下りエッジは、Ｎ
ＯＲゲート６の出力における急激な立上りエッジにより
引き起こされた。これは、ＣＫがすでにローになってい
るときに、ローになるＯＵＴにより引き起こされた。Ｎ
ＯＲゲート６のこの出力は、ＯＵＴおよびＣＫの両方が
ローである限りハイのままである。しかし、すでにみて
きたように、非常に急激に、ＣＫはハイ状態にされる。
ＣＫがハイになると、ＮＯＲゲート６の出力はローにな
る。このハイからローへの遷移は、経路２および５を通
して、すでに述べたローからハイへの対応する遷移より
もずっとゆっくりと進行する。結局、線路８では立上り
エッジが生じ、線路１１では立下りエッジが生ずる。線
路８における立上りエッジは、トランジスタ１２を遮断
して、ＣＫのハード・ドライブを切る。しかし、トラン
ジスタ１５および２２の保持ドライブはオンのままであ
る。これは、ＮＣＫがまだローであり（トランジスタ２
２をオンに保持、そして部分的に、線路９がローになっ
ているからである。ＮＯＵＴがハイ状態であるから線路
９はロー状態であり（ＯＵＴがローになることから出発
したことを覚えておくこと）、それによりＮＯＲゲート
７の出力が強制的にローになり、さらに経路３を通して
線路９も強制的にローになる。この保持ドライブは、Ｏ
ＵＴおよびＮＯＵＴの逆の状態への遷移まで有効であ
り、さらに、ＮＯＲゲート７におけるＮＣＫの出現に関
する対称的な議論では、トランジスタ１８からのＮＣＫ
のハード・ドライブがどのようにして切られ、トランジ
スタ１６および２１からの保持ドライブがどのようにし
てＮＣＫを保持するのかについて説明している。
【００１２】これまでに述べた構成は、ＯＵＴおよびＮ
ＯＵＴの遷移に特定制約が課される場合に、前述のよう
に作動する。特に、ＯＵＴが充分に立ち上がる前にＣＫ
が立ち下がる場合には、ＮＯＲゲート６の出力は、ハイ
にグリッチ（ｇｌｉｔｃｈ）するこ とがあり、ドライ
ブを作動（ｆｉｇｈｔ）させる。ＮＯＵＴが充分に立ち
上がる前にＮＣＫが立ち下がると、ＮＯＲゲート７の出
力がハイにグリッチすることがあるという同様な可能性
も存在する。１つの解法は、ＯＵＴおよびＮＯＵＴにお
ける付随する遷移をコントロールすることである。別の
解法は、図３Ａおよび図３Ｂに示す回路でＮＯＲゲート
６および７を置き換えることである。該回路が行うこと
は、ＮＯＲ論理の前に幾つかの逐次論理を加えることで
ある。
ＯＵＴの遷移に特定制約が課される場合に、前述のよう
に作動する。特に、ＯＵＴが充分に立ち上がる前にＣＫ
が立ち下がる場合には、ＮＯＲゲート６の出力は、ハイ
にグリッチ（ｇｌｉｔｃｈ）するこ とがあり、ドライ
ブを作動（ｆｉｇｈｔ）させる。ＮＯＵＴが充分に立ち
上がる前にＮＣＫが立ち下がると、ＮＯＲゲート７の出
力がハイにグリッチすることがあるという同様な可能性
も存在する。１つの解法は、ＯＵＴおよびＮＯＵＴにお
ける付随する遷移をコントロールすることである。別の
解法は、図３Ａおよび図３Ｂに示す回路でＮＯＲゲート
６および７を置き換えることである。該回路が行うこと
は、ＮＯＲ論理の前に幾つかの逐次論理を加えることで
ある。
【００１３】図３Ｂは、回路の使用することのできるゲ
ート・レベルを示し、図３Ａは、図３Ｂと機能的な等価
物を示す。図３Ｂに示すように、ＮＯＲゲート７の場合
を考えてみる。ＮＯＲゲート７の出力をローにするため
に、ＣＫがロー状態になるのに続いてＯＵＴの立上りエ
ッジを用いて非グリッチング（ａｎｔｉ−ｇｌｉｔｃｈ
ｉｎｇ) 回路を作動させるということがちょっと考えた
だけで確認される。すなわち、Ｓ／Ｒフリップフロップ
２４のＱ出力が、ＯＵＴの立上りエッジを、ＣＫの立下
りエッジの代りにするのである。Ｓ／Ｒフリップフロッ
プ２５は、ＮＯＲゲート６および信号ＮＯＵＴおよびＮ
ＣＫに対して同様な機能を行う。図３Ｂは、図３Ａと同
じ全般的な機能性を有するゲート・レベルの実施例を示
す。しかし、フリップフロップとして機能するクロス結
合ゲートへの入力の前の特別インバータの使用を避ける
ために、ＣＫおよびＮＣＫが入れ替えられていることに
注意しなければならない。図３Ａ，３Ｂの回路の間の他
の相違点は、ハード・ドライブをどのようにして切るか
という点に関している。図３Ａでは、図２Ａ，図２Ｂに
関して述べたように、クロックの立上りエッジがハード
・ドライブを切っている。図３Ｂの場合には、ＮＣＫで
の立下りは、ＣＫのハード・ドライブを終結させるため
に用いられている。
ート・レベルを示し、図３Ａは、図３Ｂと機能的な等価
物を示す。図３Ｂに示すように、ＮＯＲゲート７の場合
を考えてみる。ＮＯＲゲート７の出力をローにするため
に、ＣＫがロー状態になるのに続いてＯＵＴの立上りエ
ッジを用いて非グリッチング（ａｎｔｉ−ｇｌｉｔｃｈ
ｉｎｇ) 回路を作動させるということがちょっと考えた
だけで確認される。すなわち、Ｓ／Ｒフリップフロップ
２４のＱ出力が、ＯＵＴの立上りエッジを、ＣＫの立下
りエッジの代りにするのである。Ｓ／Ｒフリップフロッ
プ２５は、ＮＯＲゲート６および信号ＮＯＵＴおよびＮ
ＣＫに対して同様な機能を行う。図３Ｂは、図３Ａと同
じ全般的な機能性を有するゲート・レベルの実施例を示
す。しかし、フリップフロップとして機能するクロス結
合ゲートへの入力の前の特別インバータの使用を避ける
ために、ＣＫおよびＮＣＫが入れ替えられていることに
注意しなければならない。図３Ａ，３Ｂの回路の間の他
の相違点は、ハード・ドライブをどのようにして切るか
という点に関している。図３Ａでは、図２Ａ，図２Ｂに
関して述べたように、クロックの立上りエッジがハード
・ドライブを切っている。図３Ｂの場合には、ＮＣＫで
の立下りは、ＣＫのハード・ドライブを終結させるため
に用いられている。
【００１４】
【発明の効果】以上の説明より明らかなように、しきい
値電圧を内部的に発生する差動共通ゲート増幅器（図
１）を使用することによって、クロックを発生するため
に使用される入力信号の特定な電圧レベルおよびそのド
リフトに不感応なクロックバッファ回路が達成される。
４個の別個な利得通路（２、３、４、５）は前記差動共
通ゲート増幅器を出力段（図２Ｂ）に接続する。この利
得通路のうちの２個（２、５）は、２つの相補クロック
信号の一方に対して、各方向にそれぞれ急激な遷移をも
たらすエッヂを伝播するために使用される。他の２個の
通路（３、４）は他方の相補クロック信号に対して同じ
ことを達成する。各利得通路は特定な方向の前縁部を伝
播するように最適化される（最初の点に関連して、エッ
ヂの方向は段毎に反転する）。４個の利得通路のうちの
最初の対（２、５）は、クロック信号およびその相補信
号のローからハイの遷移に対するドライブのハイレベル
を作るために用いられる。最適化のために、このドライ
ブは急激には切り離されることはできない。利得通路中
のラッチ状回路（６、７）は、ハイレベルまたはハード
ドライブの早い除去を可能にし、ドライブのホールドま
たは保持レベルを残す。各ホールドドライブは、利得通
路の残りの対中の利得通路によって急激に除去される。
ハードドライブは、クロック線のキャパシタンスが適切
に充電されるのに充分な期間保たれる。非グリッチ回路
（図３Ａ、図３Ｂ）は、差動共通ゲート増幅器から生じ
る可能性のあるゆっくりした遷移から生ずるあいまいさ
によって生ずるドライブ・ファイトに対して回路全体を
強くする。
値電圧を内部的に発生する差動共通ゲート増幅器（図
１）を使用することによって、クロックを発生するため
に使用される入力信号の特定な電圧レベルおよびそのド
リフトに不感応なクロックバッファ回路が達成される。
４個の別個な利得通路（２、３、４、５）は前記差動共
通ゲート増幅器を出力段（図２Ｂ）に接続する。この利
得通路のうちの２個（２、５）は、２つの相補クロック
信号の一方に対して、各方向にそれぞれ急激な遷移をも
たらすエッヂを伝播するために使用される。他の２個の
通路（３、４）は他方の相補クロック信号に対して同じ
ことを達成する。各利得通路は特定な方向の前縁部を伝
播するように最適化される（最初の点に関連して、エッ
ヂの方向は段毎に反転する）。４個の利得通路のうちの
最初の対（２、５）は、クロック信号およびその相補信
号のローからハイの遷移に対するドライブのハイレベル
を作るために用いられる。最適化のために、このドライ
ブは急激には切り離されることはできない。利得通路中
のラッチ状回路（６、７）は、ハイレベルまたはハード
ドライブの早い除去を可能にし、ドライブのホールドま
たは保持レベルを残す。各ホールドドライブは、利得通
路の残りの対中の利得通路によって急激に除去される。
ハードドライブは、クロック線のキャパシタンスが適切
に充電されるのに充分な期間保たれる。非グリッチ回路
（図３Ａ、図３Ｂ）は、差動共通ゲート増幅器から生じ
る可能性のあるゆっくりした遷移から生ずるあいまいさ
によって生ずるドライブ・ファイトに対して回路全体を
強くする。
Claims (1)
- 【特許請求の範囲】 【請求項１】第１、第２出力端子（ＣＫ、ＮＣＫ）と、
前記第１出力端子に接続され、第１論理レベルを有する
第１ドライブ信号（８）に応答して前記第１出力端子を
ハイ状態にする第１スイッチ手段（１２）と、前記第１
出力端子に接続され、第２論理レベルを有する第２ドラ
イブ信号（９）に応答して前記第１出力端子をロー状態
にする第２スイッチ手段（１３）と、前記第２出力端子
に接続され、第３論理レベルを有する第３ドライブ信号
（１０）に応答して前記第２出力端子をハイ状態にする
第３スイッチ手段（１８）と、前記第２出力端子に接続
され、第４論理レベルを有する第４ドライブ信号に応答
して前記第２出力端子をロー状態にする第４スイッチ手
段（１９）と、第１および第２出力端子に接続され、第
２出力端子がローで前記第２ドライブ信号が第２論理レ
ベルの相補信号であるときに第１出力端子をハイ状態に
する第１ホールド手段（２２、１５) と、第１および第
２出力端子に接続され、第１出力端子がローで前記第４
ドライブ信号が第４論理レベルの相補信号であるときに
第２出力端子をハイ状態にする第２ホールド手段（１
６、２１) と、第１出力端子がハイになるのに応答して
第１ドライブ信号を第１論理レベルの相補信号にする第
１理論手段（６）と、第２出力端子がハイになるのに応
答して第４ドライブ信号を第４論理レベルの相補信号に
する第２論理手段（７）と、第１、第２論理手段に接続
されて前記第１から第４ドライブ信号を発生し、第１、
第４ドライブ信号は同時に遷移し、第１、第４論理レベ
ルは相補関係にあり、第２、第３ドライブ信号は同時に
遷移して第１、第４ドライブ信号と交互に発生し、 また
第２、第３論理レベルは相補関係にある中間手段（２、
３、４、５）とを有するクロック回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/479,562 US5057701A (en) | 1990-02-13 | 1990-02-13 | High speed low skew clock circuit |
| US479562 | 1990-02-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH057134A true JPH057134A (ja) | 1993-01-14 |
| JP3143750B2 JP3143750B2 (ja) | 2001-03-07 |
Family
ID=23904527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03041049A Expired - Fee Related JP3143750B2 (ja) | 1990-02-13 | 1991-02-13 | クロック回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5057701A (ja) |
| EP (1) | EP0442668A3 (ja) |
| JP (1) | JP3143750B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5164619A (en) * | 1990-11-21 | 1992-11-17 | Hewlett-Packard Company | Low skew clocking system for VLSI integrated circuits |
| US5461333A (en) * | 1993-03-15 | 1995-10-24 | At&T Ipm Corp. | Multi-chip modules having chip-to-chip interconnections with reduced signal voltage level and swing |
| US5491443A (en) * | 1994-01-21 | 1996-02-13 | Delco Electronics Corporation | Very low-input capacitance self-biased CMOS buffer amplifier |
| EP0691741B1 (en) * | 1994-07-05 | 2004-10-06 | Matsushita Electric Industrial Co., Ltd. | Latch circuit |
| CN1142710A (zh) * | 1994-09-30 | 1997-02-12 | 美国电报电话公司 | 由一个推挽桥式放大器组成的电压信号线路驱动器 |
| US5760610A (en) * | 1996-03-01 | 1998-06-02 | Hewlett-Packard Company | Qualified universal clock buffer circuit for generating high gain, low skew local clock signals |
| US5726596A (en) * | 1996-03-01 | 1998-03-10 | Hewlett-Packard Company | High-performance, low-skew clocking scheme for single-phase, high-frequency global VLSI processor |
| US5777501A (en) * | 1996-04-29 | 1998-07-07 | Mosaid Technologies Incorporated | Digital delay line for a reduced jitter digital delay lock loop |
| US6633191B2 (en) | 2001-02-05 | 2003-10-14 | Vitesse Semiconductor Corporation | Clock buffer with DC offset suppression |
| GB2390945B (en) * | 2001-08-24 | 2004-03-10 | Fujitsu Ltd | Switching circuitry |
| GB2379142B (en) * | 2001-08-24 | 2004-11-17 | Fujitsu Ltd | Distribution of signals in high speed digital circuitry |
| US6977529B2 (en) * | 2002-03-01 | 2005-12-20 | Ics Technologies, Inc. | Differential clock signal detection circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3986046A (en) * | 1972-07-24 | 1976-10-12 | General Instrument Corporation | Dual two-phase clock system |
| JPS5787620A (en) * | 1980-11-20 | 1982-06-01 | Fujitsu Ltd | Clock generating circuit |
| JPS62121374A (ja) * | 1985-11-20 | 1987-06-02 | Ricoh Co Ltd | テストモ−ド起動回路 |
| EP0262412A1 (de) * | 1986-09-01 | 1988-04-06 | Siemens Aktiengesellschaft | Lastangepasster Taktgenerator in CMOS-Schaltungen |
-
1990
- 1990-02-13 US US07/479,562 patent/US5057701A/en not_active Expired - Fee Related
-
1991
- 1991-02-07 EP EP19910301018 patent/EP0442668A3/en not_active Withdrawn
- 1991-02-13 JP JP03041049A patent/JP3143750B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0442668A3 (en) | 1992-05-20 |
| JP3143750B2 (ja) | 2001-03-07 |
| EP0442668A2 (en) | 1991-08-21 |
| US5057701A (en) | 1991-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6417711B2 (en) | High speed latch and flip-flop | |
| US6121807A (en) | Single phase edge-triggered dual-rail dynamic flip-flop | |
| US7808294B1 (en) | Level shifter with balanced rise and fall times | |
| US5334888A (en) | Fast exclusive-or and exclusive-nor gates | |
| WO2001009900A2 (en) | High speed latch and flip-flop | |
| US6424181B1 (en) | High-speed low-power sense amplifying half-latch and apparatus thereof for small-swing differential logic (SSDL) | |
| US6633188B1 (en) | Sense amplifier-based flip-flop with asynchronous set and reset | |
| US7667522B1 (en) | Low-skew digital lever shifter for I/O | |
| US5867049A (en) | Zero setup time flip flop | |
| US6696874B2 (en) | Single-event upset immune flip-flop circuit | |
| CN110932715B (zh) | 位准移位电路及操作位准移位器的方法 | |
| US6043696A (en) | Method for implementing a single phase edge-triggered dual-rail dynamic flip-flop | |
| WO2005107073A1 (en) | Break before make predriver and level-shifter | |
| JPH057134A (ja) | クロツク回路 | |
| US5532625A (en) | Wave propagation logic | |
| US5751176A (en) | Clock generator for generating complementary clock signals with minimal time differences | |
| US6700420B2 (en) | Differential output structure with reduced skew for a single input | |
| US6369632B1 (en) | CMOS switching circuitry | |
| US7282981B2 (en) | Level conversion circuit with improved margin of level shift operation and level shifting delays | |
| US6373310B1 (en) | Scalable set/reset circuit with improved rise/fall mismatch | |
| US6031477A (en) | Differential current switch | |
| US5909134A (en) | Clock generator for generating complementary clock signals with minimal time differences | |
| US6556059B2 (en) | High speed flip-flop | |
| EP0442116A2 (en) | Pipeline method and apparatus | |
| US6384658B1 (en) | Clock splitter circuit to generate synchronized clock and inverted clock |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |