JP2897723B2 - 超電導論理回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は直流電源駆動型超電
導論理回路に係り，特に高速で高度な論理演算を必要と
する超電導信号処理回路に用いる論理回路の構成に関す
る。

【０００２】

【従来の技術】従来の代表的な直流駆動ジョセフソン論
理回路の構造がエー・エフ・ヘバード，エス・エス・ペ
イ，エル・エヌ・ドゥンクルガー，ティー・エー・フル
トン；“ア デージー パワード ジョセフソン フリ
ップフロップ，”アイ・イー・イー・イー トランザク
ション オン マグネティクス エムエージー１５巻１
９７９年１月号４０８頁から４１１頁まで（Ａ．Ｆ．Ｈ
ｅｂａｒｄ，Ｓ．Ｓ．Ｐｅｉ，Ｌ．Ｎ．Ｄｕｎｋｌｅｂ
ｅｒｇｅｒ，ａｎｄ Ｔ．Ａ．Ｆｕｌｔｏｎ；“Ａ Ｄ
Ｃ Ｐｏｗｅｒｄ Ｊｏｓｅｐｈｓｏｎ Ｆｌｉｐ−Ｆ
ｌｏｐ，” ＩＥＥＥ Ｔｒａｎｓ． ｏｎ Ｍａｇｎ
ｅｔｉｃｓ，Ｖｏｌ． ＭＡＧ−１５，ｐｐ．４０８−
４１１，Ｊａｎｕａｒｙｙ，１９７９）に詳述されてい
る。上記ヘバードの文献で開示されている回路構造を図
１１に示す。同図では磁束結合型ジョセフソン素子１１
０１及び１１０２の２個が直列接続され，それらの一方
が超電導状態から電圧状態にスイッチした反作用で他方
が逆に電圧状態から超電導状態にスイッチするような動
作条件を設定することにより直流電源動作を実現してい
る。このような構成の直流駆動回路はハッフル回路と呼
ばれている。そしてこれら２個のジョセフソン素子の各
々に複数の制御入力線１１０３を設け，各入力に対する
両素子の閾値論理機能を利用することにより直流電源駆
動のラッチゲートが実現できることが示されている。

【０００３】上記のヘバード方式を論理回路として用い
たのハッフル回路では，入力信号のずれや誤信号により
ハングアップという論理動作不能に陥る。この状態から
正常な論理動作状態に復帰するには電源電流を絞る必要
があり，高速動作や規模拡大の妨げになっていた。ま
た、半導体素子を用いた直流電源で駆動する一般の論理
回路では，信号が伝搬する経路によって発生する遅延時
間のずれをラッチゲートを用いることによって緩和する
ことが可能であるが，超電導論理回路では，ジョセフソ
ン接合そのものがラッチ素子であるが故に，一般的なジ
ョセフソン接合を用いた論理ゲートはラッチの解除方法
として交流電源で駆動する手段を用いている。これを直
流電源で駆動する場合には，より複雑な回路構成の論理
ゲートを作成することとなるため，直流電源で駆動する
論理ゲートは素子のばらつきや回路動作の不安定さから
ラッチゲートとして十分な動作マージンが得られないこ
とが多い。

【０００４】よって，超電導論理回路での高速動作を実
現するには，信号処理手段に応じて，信号の経路差によ
る遅延時間のずれをなくし，ラッチゲートが介在しない
最適な論理回路を開発することが望ましいのは言うまで
もない。

【０００５】

【発明が解決しようとする課題】本発明の目的は，論理
遅延ゲート等を用いて集積回路の各論理演算ゲートに入
力する各信号の位相を揃えると，各論理演算ゲートの出
力信号が安定するまでの電位変動時間を短縮でき，デー
タの流れを伝搬する進行波としてとらえると集積回路の
クロック周期が論理ゲート１段まで短くすることが可能
となり，演算結果を消滅することなく逐次出力できる直
流電源駆動の超高速動作超電導論理回路を提供すること
にある。

【０００６】

【課題を解決するための手段】上記の本発明の目的であ
る超電導論理回路は、第１及び第２のジョセフソン接合
と第１及び第２のインダクタンスとを少なくとも含んで
構成され，第１のインダクタンスと第２のインダクタン
スが磁気結合し，第１のジョセフソン接合と第２のジョ
セフソン接合の一方の端子が第１のインダクタンスで接
続され，第１のジョセフソン接合と第２のジョセフソン
接合の他方がインダクタンス成分が第１のインダクタン
スより小さい第１の受動素子によって接続されるジョセ
フソン干渉素子からなり，ジョセフソン干渉素子を１つ
以上直列に接続した第１のジョセフソン干渉素子体と，
１つ以上のと第２のジョセフソン干渉素子体は直列に接
続し，第１及び第２のジョセフソン干渉素子体はそれぞ
れ並列に第１の負荷抵抗と第２の負荷抵抗が接続され，
第１の負荷抵抗と第２の負荷抵抗の節点１と，第１のジ
ョセフソン干渉素子体と第２のジョセフソン干渉素子体
の節点２の間に次段の論理ゲート入力となる出力信号が
流れる第１の負荷インダクタンスによって接続され，節
点２と接続されていない第１及び第２のジョセフソン干
渉素子体の他方の端子は安定化抵抗によって接続するこ
とにより，第１のジョセフソン干渉素子体の両端に発生
する電圧が”０”の超電導状態時に入力信号を加えると
第１のジョセフソン干渉素子体が有限の電圧状態に遷移
し，第１の負荷インダクタンスを流れる過度電流によっ
て第２のジョセフソン干渉素子体が超電導状態時に復帰
し，第２のジョセフソン干渉素子体が超電導状態時に入
力信号を加えると第２のジョセフソン干渉素子体が有限
の電圧状態に遷移し，第１の負荷インダクタンスを流れ
る過度電流によって第１のジョセフソン干渉素子体が超
電導状態時に復帰する論理ゲートを用いる。

【０００７】まず、演算を実行する第１の論理ゲート
（以下，論理演算ゲート）及び第４の論理演算ゲートは
入力端子から複数の入力信号を直接入力され，第２の論
理演算ゲートには，入力端子から直接入力される信号と
第１の論理演算ゲートの出力信号が入力され，第２の論
理演算ゲートの出力信号は第３の論理演算ゲートの一方
に入力し，第３の論理演算ゲートの他方には第４の論理
演算ゲートの出力信号を入力する。この論理演算ゲート
のみで超電導論理回路を構成した場合，第２の論理演算
ゲートに入力する第１の論理演算ゲートの出力信号と入
力端子からの信号は，第１の論理演算ゲートを通過する
際に生じるゲート１段分の論理遅延時間差が存在する。
また，第３の論理演算ゲートに入力する第２の論理演算
ゲートの出力信号と第４の論理演算ゲートの出力信号に
おいてもゲート１段分の論理遅延時間差が存在する。こ
のゲート１段分の時間差を論理演算ゲートと同程度の遅
延を生ずる論理ゲート（以下，論理遅延ゲート）を用い
てタイミングを図ると，第２及び第３の論理演算ゲート
の入力信号間の遅延時間を揃えることができる。さら
に，外部より入力される信号に畳上したノイズ等を排除
する周波数帯域フィルタを含み，特性インピーダンス不
整合による多重反射防止を行うための１つ以上の受動素
子から構成される整合回路を入力端子に設けると，入力
信号を過度時間を増加させることなく安定して超電導論
理回路に加えることが可能となる。よって，集積回路内
を伝搬する全ての信号は論理ゲート１段程度の立上り／
立下り時間で変動するため，超電導論理回路のクロック
周期は，論理ゲート１個分の遅延時間まで削減でき，集
積回路の配線伝送路及び論理ゲート中により多くの信号
を蓄えることが可能となる。従って，ラッチ回路として
機能する各々の論理ゲートにより，信号が超電導論理回
路内の論理演算ゲート通過する度に逐次高速に演算処理
される。

【０００８】

【発明の実施の形態】以下、本発明の実施の形態を第１
乃至第６の各実施例とその関連図面を参照して詳細に説
明する。

【０００９】＜第１の実施例＞本発明の第１の実施例を
図１により説明する。超電導論理回路１００は，データ
信号入力端子１０１と，データ信号入力端子１０２及び
制御信号入力端子１０３が接続され，信号出力端子１０
４は外部に接続され，論理ゲート１１０，１２０，１３
０により構成される。データ信号入力端子１０１とデー
タ信号入力端子１０２は論理ゲート１１０に接続され，
論理ゲート１１０は，入力信号１０１及び１０２の値に
従い，ある論理演算を実行する。制御信号入力端子１０
３は論理ゲート１３０に接続され，論理ゲート１３０は
制御信号１０３に１ゲート分の論理遅延を施す。論理ゲ
ート１２０は，論理ゲート１１０と論理ゲート１３０の
出力信号が入力され，出力信号１１０及び出力信号１３
０の値に従い，ある論理演算を実行する。

【００１０】論理ゲート１１０，論理ゲート１１０及び
論理ゲート１３０の回路図を図２に示す。論理ゲート１
１０は，２つの磁束結合ジョセフソン・ゲート（ＪＩ）
２３１，２３２が直列に接続され，ＪＩ２３１の一方と
負荷抵抗２３３の一方は節点２３６で接続され，負荷抵
抗２３３が並列に構成される。ＪＩ２３２の一方と負荷
抵抗２３４の一方は節点２６７で接続され，負荷抵抗２
３４が並列に構成される。負荷抵抗２３３，２３４の他
方の節点は，ＪＩ２３１とＪＩ２３２の節点と次段の論
理ゲートの入力信号線を兼ねた負荷インダクタンス２３
８を介して接続される。さらに節点２３６と２３７の間
に並列抵抗２３５を接続する。データ入力信号１０１は
ＪＩ２３１，ＪＩ２３２と磁気結合し，データ入力信号
１０２もＪＩ２３１，ＪＩ２３２と磁気結合する。

【００１１】ＪＩ２３１はデータ入力信号１０１とデー
タ入力信号１０２が共に正転入力され，ＪＩ２３２はデ
ータ入力信号１０１とデータ入力信号１０２が共に反転
入力される。ＪＩ２３１とＪＩ２３２は，ＪＩと結合す
る入力信号の論理値が２つ以上”１”の場合にのみ電圧
状態へスイッチするようにバイアスされている。

【００１２】論理ゲート１３０は，２つの磁束結合ジョ
セフソン・ゲート（ＪＩ）２４１，２４２が直列に接続
され，ＪＩ２４１の一方と負荷抵抗２４３の一方は節点
２４６で接続され，負荷抵抗２４３が並列に構成され
る。ＪＩ２４２の一方と負荷抵抗２４４の一方は節点２
４７で接続され，負荷抵抗２４４が並列に構成される。
負荷抵抗２４３，２４４の他方の節点は，ＪＩ２４１と
ＪＩ２４２の節点と次段の論理ゲートの入力信号線を兼
ねた負荷インダクタンス２４８を介して接続される。さ
らに節点２４６と２４７の間に並列抵抗２４５を接続す
る。制御入力信号１０３はＪＩ２４１，ＪＩ２４２と磁
気結合し，ＪＩ２４１は制御入力信号１０３が正転入力
され，ＪＩ２４２は反転入力される。ＪＩ２４１とＪＩ
２４２は，ＪＩと結合する入力信号の論理値に従い，論
理値”１”の場合にＪＩ２４１が，論理値”０”の場合
にはＪＩ２４２が電圧状態へスイッチするようにバイア
スされている。よって論理ゲート１３０は，制御入力信
号１０３のバッファ回路として機能するため，入力信号
を１ゲート分遅らせることが可能となる。

【００１３】図２に示すように論理演算ゲート１１０と
論理遅延ゲート１３０は，入力信号の結合経路が異なる
以外，回路構成が全く同様である。図２に示す論理ゲー
トのスイッチ時間は負荷インダクタンスと負荷抵抗によ
る過度時間が支配的であるため、論理ゲートの遅延時間
も同様である。図１に示す回路構成において得られる各
信号のタイミングチャートを図３に示す。データ信号入
力端子１０１及びデータ信号入力端子１０２，制御信号
入力端子１０３に加える各信号のタイミングを合わせて
入力すると，論理演算ゲート１１０と論理遅延ゲート１
３０のゲート遅延時間が等しいため，各論理ゲートの出
力信号は同じタイミングで得られ，出力信号の変動時間
はゲート遅延１個分の時間である。また，論理ゲート１
２０の入力信号は論理ゲート１１０の負荷インダクタン
ス２３８と論理ゲート１３０の負荷インダクタンスを流
れる電流による出力信号であるため，これもまた入力信
号のタイミングが揃っており，論理ゲート１２０の出力
信号の変動時間はゲート遅延１個分の時間で終了する。
このように各論理ゲートの入出力信号のタイミングを合
わせることにより，各論理ゲートのスイッチングに伴う
論理変動時間を１ゲート分まで削減できる。さらに，入
力信号や制御信号を論理ゲートを伝搬する進行波として
扱うと，超電導回路の全体のタイミングを調整するため
のクロック周期を論理遅延時間１ゲート分まで短縮で
き，より高度な論理演算を必要とする超電導回路に有効
である。

【００１４】＜第２の実施例＞本発明の第２の実施例を
図４により説明する。超電導論理回路４００は，データ
信号入力端子４０１と，データ信号入力端子４０２，デ
ータ信号入力端子４０３及びデータ信号入力端子４０４
が接続され，信号出力端子４０５は外部に接続され，論
理ゲート４１０，４２０，４３０により構成される。デ
ータ信号入力端子４０１とデータ信号入力端子４０２は
論理ゲート４１０に接続され，論理ゲート４１０は，入
力信号４０１及び４０２の値に従い，ある論理演算を実
行する。また，データ信号入力端子４０３とデータ信号
入力端子４０４は論理ゲート４２０に接続され，論理ゲ
ート４２０は，入力信号４０３及び４０４の値に従い，
ある論理演算を実行する。

【００１５】論理ゲート４１０，論理ゲート４２０及び
論理ゲート４３０の回路図は図２に示した論理演算ゲー
トである。図４に示す回路構成において得られる各信号
のタイミングチャートを図５に示す。データ信号入力端
子４０１，データ信号入力端子４０２，データ信号入力
端子４０３及びデータ信号入力端子４０４に加える各信
号のタイミングを合わせて入力すると，全く同一の論理
演算ゲートを用いるため，論理演算ゲート４１０と論理
演算ゲート４２０のゲート遅延時間が等しく，各論理ゲ
ートの出力信号は同じタイミングで得られる。また，論
理ゲート４３０の入力信号のタイミングは，前段の出力
信号の変動時間がゲート遅延１個分の時間で揃ってお
り，論理ゲート４３０の出力信号の変動時間もまた，ゲ
ート遅延１個分の時間で終了する。図１の論理構成と同
様に，ゲート遅延時間が等しい論理演算ゲートのみ用い
て超電導論理回路を作製すると，各論理ゲートの入出力
信号のタイミングを合わせることにより，各論理ゲート
のスイッチングに伴う論理変動時間を１ゲート分まで削
減することが可能である。また，入力信号や制御信号を
論理ゲートを伝搬する進行波として扱うと，超電導回路
の全体のタイミングを調整するためのクロック周期を論
理遅延時間１ゲート分まで短縮でき，より高度な論理演
算を必要とする超電導回路に有効である。

【００１６】＜第３の実施例＞本発明の第３の実施例を
図６により説明する。超電導論理回路６００はデータ信
号入力端子６０１と，データ信号入力端子６０２，デー
タ信号入力端子６０３，データ信号入力端子６０４及び
制御信号入力端子６０５が接続され，信号出力端子６０
６は外部に接続され，論理ゲート６１０，論理ゲート６
２０，論理ゲート６３０及び論理ゲート６４０により構
成される。論理ゲート６１０は，入力信号６０１及び６
０２の値に従い，ある論理演算を実行する。データ信号
入力端子６０３とデータ信号入力端子６０４は論理ゲー
ト６２０に接続され，論理ゲート６２０は，入力信号６
０３及び６０４の値に従い，ある論理演算を実行する。
また，制御信号入力端子６０５は論理ゲート６４０に接
続され，論理ゲート６４０は制御信号６０５に１ゲート
分の論理遅延を施す。論理ゲート６３０は，論理ゲート
６１０と論理ゲート６２０の出力信号が入力され，さら
に論理ゲート６４０が接続される。論理ゲート６３０
は，出力信号６１０，出力信号６２０及び出力信号６４
０の値に従い，ある論理演算を実行する。

【００１７】図６に示すように複数の論理ゲートの出力
信号から演算を行う次段の論理ゲート６３０を含む超電
導論理回路においても，論理ゲート６３０に入力される
論理ゲート６１０及び論理ゲート６２０の出力信号とタ
イミングの同期が図れるよう，論理遅延ゲート６４０に
よって制御信号６０５にディレイを加えることによっ
て，各論理ゲートの入出力信号のタイミングを合わせる
ことが可能となる。従って，各論理ゲートのスイッチン
グに伴う論理変動時間を１ゲート分まで削減することが
可能であり，論理ゲートを伝搬する進行波として入力信
号や制御信号を扱うことにより，超電導回路の全体のタ
イミングを調整するためのクロック周期を最小論理遅延
時間１ゲート分まで短縮でき，より高度な論理演算を必
要とする超電導回路に有効である。

【００１８】＜第４の実施例＞本発明の第４の実施例を
図７により説明する。超電導論理回路７００はデータ信
号入力端子７０１と，データ信号入力端子７０２，デー
タ信号入力端子７０３，データ信号入力端子７０４及び
制御信号入力端子７０５が接続され，信号出力端子７０
６は外部に接続され，論理ゲート７１０，論理ゲート７
２０，論理ゲート７３０，論理ゲート７４０及び論理ゲ
ート７５０により構成される。データ信号入力端子７０
１とデータ信号入力端子７０２は論理ゲート７１０に接
続され，論理ゲート７１０は，入力信号７０１及び７０
２の値に従い，ある論理演算を実行する。データ信号入
力端子７０３とデータ信号入力端子７０４は論理ゲート
７２０に接続され，論理ゲート７２０は，入力信号７０
３及び７０４の値に従い，ある論理演算を実行する。制
御信号入力端子７０５は論理ゲート７３０に接続され，
論理ゲート７３０は制御信号７０５に１ゲート分の論理
遅延を施す。論理ゲート７４０は，論理ゲート７１０と
論理ゲート７３０の出力信号が入力され，出力信号７１
０と出力信号７３０の値に従い，ある論理演算を実行す
る。論理ゲート７５０は，論理ゲート７２０の出力信号
が接続されて，１ゲート分の論理遅延を論理ゲート７２
０の出力信号に施す。論理ゲート７６０は，論理ゲート
７４０と論理ゲート７５０の出力信号が入力され，出力
信号７４０と出力信号７５０の値に従い，ある論理演算
を実行する。

【００１９】図７の論理演算ゲートに使用される論理ゲ
ートを図８に示す。論理ゲート１は図２の論理演算ゲー
トと同様の回路構成であり，２つの磁束結合ジョセフソ
ン・ゲート（ＪＩ）８１１，８１２が直列に接続され，
ＪＩ８１１の一方と負荷抵抗８１３の一方は節点８１６
で接続され，負荷抵抗８１３が並列に構成される。ＪＩ
８１２の一方と負荷抵抗８１４の一方は節点８１７で接
続され，負荷抵抗８１４が並列に構成される。負荷抵抗
８１３，８１４の他方の節点は，ＪＩ８１１とＪＩ８１
２の節点と次段の論理ゲートの入力信号線を兼ねた負荷
インダクタンス８１８を介して接続される。さらに節点
８１６と８１７の間に並列抵抗８１５を接続する。ＪＩ
８１１とＪＩ８１２は，ＪＩと結合する入力信号の論理
値が２つ以上”１”の場合にのみ電圧状態へスイッチす
るようにバイアスされている。

【００２０】論理ゲート２は，４つの磁束結合ジョセフ
ソン・ゲート（ＪＩ）８２１，８２２，８２３，８１４
が直列に接続され，ＪＩ８２１，ＪＩ８２２はＪＩ直列
体８３１を，ＪＩ８２３とＪＩ８２４はＪＩ直列体８３
２を構成する。ＪＩ８２１の一方と負荷抵抗８２３の一
方は節点８２９で接続され，負荷抵抗８２５が並列に構
成される。ＪＩ８２４の一方と負荷抵抗８２６の一方は
節点８３０で接続され，負荷抵抗８２６が並列に構成さ
れる。負荷抵抗８２５，８２６の他方の節点は，ＪＩ８
２２とＪＩ８２３の節点と次段の論理ゲートの入力信号
線を兼ねた負荷インダクタンス８２８を介して接続され
る。さらに節点８２９と８３０の間に並列抵抗８２７を
接続する。ＪＩ８２１，ＪＩ８２２，ＪＩ８２３及びＪ
Ｉ８２４は，ＪＩと結合する入力信号の論理値が２つ以
上”１”の場合にのみ電圧状態へスイッチするようにバ
イアスされている。

【００２１】論理ゲート３は，６つの磁束結合ジョセフ
ソン・ゲート（ＪＩ）８４１，８４２，８４３，８４
４，８４５，８４６が直列に接続され，ＪＩ８４１，Ｊ
Ｉ８４２，ＪＩ８４３はＪＩ直列体８５３を，ＪＩ８４
４，ＪＩ８４５，ＪＩ８４６はＪＩ直列体８５４を構成
する。ＪＩ８４１の一方と負荷抵抗８４７の一方は節点
８５１で接続され，負荷抵抗８４７が並列に構成され
る。ＪＩ８４６の一方と負荷抵抗８２８の一方は節点８
５２で接続され，負荷抵抗８２８が並列に構成される。
負荷抵抗８４７，８４８の他方の節点は，ＪＩ８４３と
ＪＩ８４４の節点と次段の論理ゲートの入力信号線を兼
ねた負荷インダクタンス８５０を介して接続される。さ
らに節点８５１と８５２の間に並列抵抗８４９を接続す
る。ＪＩ８４１，ＪＩ８４２，ＪＩ８４３，ＪＩ８４
４，ＪＩ８４５及びＪＩ８４６は，ＪＩと結合する入力
信号の論理値が２つ以上”１”の場合にのみ電圧状態へ
スイッチするようにバイアスされている。論理演算ゲー
ト１，論理演算ゲート２及び論理演算ゲート３は，いず
れも入力信号の値によってゲートを構成するＪＩが１つ
のみ電圧状態にスイッチし，これらの論理ゲートのスイ
ッチ時間はいずれも負荷抵抗と負荷インダクタンスの過
度応答によって定まる。従って図６及び図７に示される
超電導論理回路において，論理演算ゲートにいずれの論
理演算ゲート１，論理演算ゲート２及び論理演算ゲート
３を用いても，各論理ゲートの入出力信号のタイミング
を合わせることが可能となる。従って，各論理ゲートの
スイッチングに伴う論理変動時間を１ゲート分まで削減
することが可能であり，入力信号や制御信号を論理ゲー
トを伝搬する進行波として扱うことにより，超電導回路
の全体のタイミングを調整するためのクロック周期を論
理遅延時間１ゲート分まで短縮でき，より高度な論理演
算を必要とする超電導回路に有効である。

【００２２】＜第５の実施例＞本発明の第５の実施例を
図９により説明する。超電導論理回路９００はデータ信
号入力端子９０１と，データ信号入力端子９０２及び制
御信号入力端子９０３が接続され，信号出力端子９０４
は外部に接続され，論理ゲート９１０，論理ゲート９２
０及び論理ゲート９３０により構成される。データ信号
入力端子９０１は整合回路９５０を介して，データ信号
入力端子９０２も整合回路を介して論理ゲート９１０に
接続され，入力信号９０１と入力信号９０２は終端抵抗
９７０に接続されて接地される。論理ゲート９１０は，
入力信号９０１及び９０２の値に従い，ある論理演算を
実行する。制御信号入力端子９０３は論理ゲート９３０
に接続され，論理ゲート９３０は制御信号９０３に１ゲ
ート分の論理遅延を施す。論理ゲート９２０は，論理ゲ
ート９１０と論理ゲート９３０の出力信号が入力され，
出力信号９１０と出力信号９３０の値に従い，ある論理
演算を実行する。

【００２３】図９の論理演算ゲート９１０に使用される
論理ゲートは，図２で示される論理演算ゲート（ａ）と
回路構成が同様である。２つの磁束結合ジョセフソン・
ゲート（ＪＩ）９１１，９１２が直列に接続され，ＪＩ
９１１の一方と負荷抵抗９１３の一方は節点９１７で接
続され，負荷抵抗９１３が並列に構成される。ＪＩ９１
２の一方と負荷抵抗９１４の一方は節点９１８で接続さ
れ，負荷抵抗９１４が並列に構成される。負荷抵抗９１
３，９１４の他方の節点は，ＪＩ９１１とＪＩ９１２の
節点と次段の論理ゲートの入力信号線を兼ねた負荷イン
ダクタンス９１６を介して接続される。さらに節点９１
７と９１８の間に並列抵抗９１５を接続する。ＪＩ９１
１とＪＩ９１２は，ＪＩと結合する入力信号の論理値が
２つ以上”１”の場合にのみ電圧状態へスイッチするよ
うにバイアスされている。

【００２４】外部より特性インピーダンスＺａの伝送線
を介して入力信号がデータ信号入力端子９０１及びデー
タ信号入力端子９０２に接続される。超電導論理回路上
の超電導配線９６０の特性インピーダンスをＺｃとする
と，接続点上での反射係数ｋ＝（Ｚｃ−Ｚａ）／（Ｚｃ
＋Ｚａ）は少なくともＺｃ＝Ｚａでないがぎり，ｋ＝０
でないため，反射やリンキングが発生し，データ信号が
安定するまでの時間は反射係数ｋの絶対値が大きいほど
長くなる。よって論理回路のクロック周期を論理ゲート
１ゲート分の時間まで削減できるとしても，データ信号
が安定しないために，超電導論理回路で高速にデータ処
理することは不可能となる。そこで，伝送線９４０と超
電導配線９６０の間に，特性インピーダンスＺｂの整合
回路９５０を設け，Ｚｂ＝Ｚａ−Ｚｃとなるように設定
し，超電導配線９６０の終端には終端抵抗９７０の特性
インピーダンスＺｄをＺｄ＝Ｚｃに設定することによっ
て反射等を抑えることが可能となる。また，伝送線上に
重畳するノイズによって論理ゲートが誤動作すると，超
電導論理回路全体の入出力信号のタイミングに狂いが生
じ，データ処理が不完全となる。よって誤動作が発生し
ないように，磁束結合ジョセフソン・ゲート９１１およ
び磁束結合ジョセフソン・ゲート９１２の入力感度を下
げ，バイアス電流注入端子９８０及び９９０に流れる電
流を調整することにより，論理ゲート９１１はノイズを
排除して安定した出力信号を得ることができる。外部か
らの入力信号を整合回路や終端抵抗を新たに設けること
で，超電導論理回路に用いる各論理ゲートの入出力信号
のタイミングを，反射や外来ノイズ等によって狂わすこ
となく合わせることが可能となり，各論理ゲートのスイ
ッチングに伴う論理変動時間を１ゲート分まで削減する
ことができる。また，論理ゲートを伝搬する進行波とし
て入力信号や制御信号を扱うことにより，超電導回路の
全体のタイミングを調整するためのクロック周期を最小
論理遅延時間１ゲート分まで短縮でき，より高度な論理
演算を必要とする超電導回路に有効である。

【００２５】＜第６の実施例＞本発明の第６の実施例を
図１０により説明する。超電導論理回路１０００はデー
タ信号入力端子１００１と，データ信号入力端子１００
２及び制御信号入力端子１００３が接続され，信号出力
端子１００４は外部に接続され，論理ゲート１０１０，
論理ゲート１０２０及び論理ゲート１０３０により構成
される。データ信号入力端子１００１は整合回路１０５
０を介して，データ信号入力端子１００２も整合回路を
介して論理ゲート１０１０に接続され，入力信号１００
１と入力信号１００２は終端抵抗１０７０に接続されて
接地される。論理ゲート１０１０は，入力信号１００１
及び１００２の値に従い，ある論理演算を実行する。制
御信号入力端子１００３は論理ゲート１０３０に接続さ
れ，論理ゲート１０３０は制御信号１００３に１ゲート
分の論理遅延を施す。論理ゲート１０２０は，論理ゲー
ト１０１０と論理ゲート１０３０の出力信号が入力さ
れ，出力信号１０１０と出力信号１０３０の値に従い，
ある論理演算を実行する。

【００２６】図１０の論理演算ゲート１０１０に使用さ
れる論理ゲートは，図２で示される論理演算ゲート
（ａ）と回路構成が同様である。２つの磁束結合ジョセ
フソン・ゲート（ＪＩ）１０１１，１０１２が直列に接
続され，ＪＩ１０１１の一方と負荷抵抗１０１３の一方
は節点１０１７で接続され，負荷抵抗１０１３が並列に
構成される。ＪＩ１０１２の一方と負荷抵抗１０１４の
一方は節点１０１８で接続され，負荷抵抗１０１４が並
列に構成される。負荷抵抗１０１３，１０１４の他方の
節点は，ＪＩ１０１１とＪＩ１０１２の節点と負荷イン
ダクタンス１０１６を介して接続される。さらに節点１
０１７と１０１８の間に並列抵抗１０１５を接続する。
ＪＩ１０１１とＪＩ１０１２は，ＪＩと結合する入力信
号の論理値が２つ以上”１”の場合にのみ電圧状態へス
イッチするようにバイアスされている。

【００２７】外部より特性インピーダンスＺａの伝送線
を介して入力信号がデータ信号入力端子１００１及びデ
ータ信号入力端子１００２に接続される。超電導論理回
路上の超電導配線１０６０の特性インピーダンスをＺｃ
とすると，接続点上での反射係数ｋ＝（Ｚｃ−Ｚａ）／
（Ｚｃ＋Ｚａ）は少なくともＺｃ＝Ｚａでないがぎり，
ｋ＝０でないため，反射やリンキングが発生し，データ
信号が安定するまでの時間は反射係数ｋの絶対値が大き
いほど長くなる。よって論理回路のクロック周期を論理
ゲート１ゲート分の時間まで削減できるとしても，デー
タ信号が安定しないために，超電導論理回路で高速にデ
ータ処理することは不可能となる。そこで，伝送線１０
４０と超電導配線１０６０の間に，特性インピーダンス
Ｚｂの整合回路１０５０を設け，Ｚｂ＝Ｚｃ−Ｚａとな
るように設定し，超電導配線１０６０の終端には終端抵
抗１０７０の特性インピーダンスＺｄをＺｄ＝Ｚｂに設
定することによって反射等を抑えることが可能となる。
また，伝送線上に重畳するノイズによって論理ゲートが
誤動作すると，超電導論理回路全体の入出力信号のタイ
ミングに狂いが生じ，データ処理が不完全となる。よっ
て誤動作が発生しないように，磁束結合ジョセフソン・
ゲート１０１１および磁束結合ジョセフソン・ゲート１
０１２の入力感度を下げ，バイアス電流注入端子１０８
０及び１０９０に流れる電流を調整したり，整合回路１
０５０内に抵抗９５１，抵抗９５３及びキャパシタンス
９５２からなる周波数帯域フィルタを設けることで、ノ
イズが含まれる周波数成分のみをカットすることによ
り，論理ゲート１０１１はノイズを排除して安定した出
力信号を得ることができる。外部からの入力信号を整合
回路１０５０や終端抵抗１０７０を新たに設けること
で，超電導論理回路に用いる各論理ゲートの入出力信号
のタイミングを，反射や外来ノイズ等によって狂わすこ
となく合わせることが可能となり，各論理ゲートのスイ
ッチングに伴う論理変動時間を１ゲート分まで削減する
ことができる。また，論理ゲートを伝搬する進行波とし
て入力信号や制御信号を扱うことにより，超電導回路の
全体のタイミングを調整するためのクロック周期を最小
論理遅延時間１ゲート分まで短縮でき，より高度な論理
演算を必要とする超電導回路に有効である。

【００２８】

【発明の効果】以上説明した如く本発明によれば，超電
導論理回路において，各論理ゲートの入力端で整合回路
や終端抵抗を設け，外部より入力される各種制御信号や
データ信号の位相の変動やリンキングの発生を防ぎ，論
理遅延ゲート等を用いて出力伝搬経路での各論理ゲート
の論理遅延時間を揃えることにより，論理ゲートを伝搬
するデータ信号を進行波として扱うことができ，集積回
路の動作周期をジョセフソン論理ゲート単体の遅延時間
まで短縮することが可能となり，より高速の論理動作を
実現できる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例の超電導論理回路の回路
構成図である。

【図２】本発明の第１の実施例の超電導論理回路に用い
る論理ゲートの回路図である。

【図３】本発明の第１の実施例の超電導論理回路に於け
るタイミングチャート図である。

【図４】本発明の第２の実施例の超電導論理回路の回路
構成図である。

【図５】本発明の第２の実施例の超電導論理回路に於け
るタイミングチャート図である。

【図６】本発明の第３の実施例の超電導論理回路の回路
構成図である。

【図７】本発明の第４の実施例の超電導論理回路の回路
構成図である。

【図８】本発明の第４の実施例の超電導論理回路に用い
る論理ゲートの回路図である。

【図９】本発明の第５の実施例の超電導論理回路の回路
構成図である。

【図１０】本発明の第６の実施例の超電導論理回路の回
路構成図である。

【図１１】従来の直流駆動ジョセフソン論理回路図であ
る。

【符号の説明】

１００，４００，６００，７００，９００，１０００…
超電導論理回路、１０１，１０２，４０１，４０２，４
０３，４０４，６０１，６０２，６０３，６０４，７０
１，７０２，７０３，７０４，９０１，９０２，１００
１，１００２，１１０３…データ信号入力端子、１０
３，６０５，７０５，９０３，１００３…制御信号入力
端子、１０４，４０５，６０６，７０６，９０４，１０
０４…信号出力端子、１１０，１２０，１３０，４１
０，４２０，４３０，６１０，６２０，６３０，６４
０，７１０，７２０，７３０，７４０，７５０，７６
０，９１０，９２０，９３０，９４０…論理ゲート、２
３１，２３２，２４１，２４２，８１１，８１２，８２
１，８２２，８２３，８２４，８４１，８４２，８４
３，８４４，８４５，８４６，９１１，９１２，１０１
１，１０１２…磁束結合ジョセフソン・ゲート、２３
３，２３４，２４３，２４４，８１３，８１４，８２
５，８２６，８４７，８４８，９１３，９１４，１０１
３，１０１４，１１０１，１１０２…負荷抵抗、２３
５，２４５，８１５，８２７，８４９，９１５，１０１
５…並列抵抗、２３６，２３７，２４６，２４７，８１
６，８１７，８２９，８３０，８５１，８５２，９１
６，９１７，１０１６，１０１７…節点、２３８，２４
８，８１８，８２８，８５０，９１８，１０１８…負荷
インダクタンス、８３１，８３２，８５３，８５４…Ｊ
Ｉ直列体、９４０，１０４０… 伝送線、９５０，１０
５０…整合回路、９６０，１０６０…超電導配線、９７
０，１０７０…終端抵抗、９８０，９９０，１０８０，
１０９０…バイアス電流注入端子、１０５１，１０５３
…抵抗、１０５２…キャパシタンス。

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】演算を実行する論理ゲート（以下，論理演
   算ゲート）が信号の伝搬方向に対して直列に２個以上接
   続され、少なくとも３本以上の信号入力端子が接続され
   る構成の集積回路において，第１の論理演算ゲートに
   は，上記集積回路の入力端子から複数の信号が直接入力
   され，第２の論理演算ゲートには，上記集積回路の入力
   端子から直接入力される信号と第１の論理演算ゲートの
   出力信号が入力される場合に，論理演算ゲートと同程度
   の遅延を生ずる論理ゲート（以下，論理遅延ゲート）１
   個を入力端子と第２の論理演算ゲートとの間に直列に接
   続すると，上記集積回路の入力端子から第２の論理演算
   ゲートまでに伝搬する過程で生ずる入力信号の遅延時間
   を揃えることができ，さらに，上記集積回路のクロック
   周期を論理ゲート１個分の遅延時間まで削減すると，上
   記集積回路の配線伝送路及び論理ゲート中により多くの
   信号を蓄えることが可能となるため，上記集積回路の各
   々の論理演算ゲートがラッチ回路として機能することを
   特長とする超電導論理回路。
2. 【請求項２】請求項１において，第２の論理演算ゲート
   の出力信号が第３の論理演算ゲートの一方に入力され，
   第３の論理演算ゲートの他方には第４の論理演算ゲート
   の出力信号が入力され，第４の論理演算ゲートの出力信
   号が前記集積回路の入力端子から論理ゲート１段分の遅
   延が生じている場合，第４の論理演算ゲートと第３の論
   理演算ゲートとの間に論理遅延ゲート１個を直列に接続
   すると，第３の論理演算ゲートに入力する信号間の論理
   ゲート１段分の論理遅延時間差が解消され，さらに，上
   記集積回路のクロック周期を論理ゲート１個分の遅延時
   間まで削減すると，上記集積回路の配線伝送路及び論理
   ゲート中により多くの信号を蓄えることが可能となるた
   め，上記集積回路の各々の論理演算ゲートがラッチ回路
   として機能することを特長とする超電導論理回路。
3. 【請求項３】請求項１及び請求項２において，前期入力
   端子から直接入力信号が接続される論理演算ゲートは，
   外部端子と上記入力端子の特性インピーダンス不整合に
   より多重反射することを防止するように接続されている
   すくなくとも１以上の受動素子を含んで構成された整合
   回路を上記論理演算ゲートの入力端に設けたことを特徴
   とする超電導論理回路。
4. 【請求項４】請求項１乃至請求項３において，前記入力
   端子から直接入力信号が接続される論理演算ゲートは，
   前記外部端子から入力される信号に畳上したノイズ等を
   排除する周波数帯域フィルタを含んだ整合回路を記論理
   演算ゲートの入力端に設けたことを特徴とする超電導論
   理回路。
5. 【請求項５】請求項１乃至請求項４において，前記論理
   ゲートは，第１及び第２のジョセフソン接合と第１及び
   第２のインダクタンスとを少なくとも含んで構成され，
   前記第１のインダクタンスと前記第２のインダクタンス
   が磁気結合し，前記第１のジョセフソン接合と前記第２
   のジョセフソン接合の一方の端子が前記第１のインダク
   タンスで接続され，前記第１のジョセフソン接合と前記
   第２のジョセフソン接合の他方がインダクタンス成分が
   前記第１のインダクタンスより小さい第１の受動素子に
   よって接続されるジョセフソン干渉素子からなり，ジョ
   セフソン干渉素子を１つ以上直列に接続した第１のジョ
   セフソン干渉素子体と，１つ以上のと第２のジョセフソ
   ン干渉素子体は直列に接続し，第１及び第２のジョセフ
   ソン干渉素子体はそれぞれ並列に第１の負荷抵抗と第２
   の負荷抵抗が接続され，第１の負荷抵抗と第２の負荷抵
   抗の節点１と，第１のジョセフソン干渉素子体と第２の
   ジョセフソン干渉素子体の節点２の間に次段の論理ゲー
   ト入力となる出力信号が流れる第１の負荷インダクタン
   スによって接続され，節点２と接続されていない第１及
   び第２のジョセフソン干渉素子体の他方の端子は安定化
   抵抗によって接続することにより，第１のジョセフソン
   干渉素子体の両端に発生する電圧が”０”の超電導状態
   時に入力信号を加えると第１のジョセフソン干渉素子体
   が有限の電圧状態に遷移し，第１の負荷インダクタンス
   を流れる過度電流によって第２のジョセフソン干渉素子
   体が超電導状態時に復帰し，第２のジョセフソン干渉素
   子体が超電導状態時に入力信号を加えると第２のジョセ
   フソン干渉素子体が有限の電圧状態に遷移し，第１の負
   荷インダクタンスを流れる過度電流によって第１のジョ
   セフソン干渉素子体が超電導状態時に復帰するため，前
   記ジョセフソン接合を超電導状態にリセット不要な直流
   電源で駆動することを特徴とする超電導論理回路。