KR100400395B1

KR100400395B1 - 반도체 메모리장치의 오동작 방지회로

Info

Publication number: KR100400395B1
Application number: KR10-2001-0029029A
Authority: KR
Inventors: 서준호
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-05-25
Filing date: 2001-05-25
Publication date: 2003-10-01
Also published as: KR20020090458A; US20020175773A1; US6741136B2; JP2002366251A

Abstract

본 발명은 발진신호를 입력받아 발진 클럭신호를 발생하는 발진회로와; 상기 발진 클럭신호의 고주파성분을 필터링하는 노이즈필터와; 필터링된 발진 클럭신호를 입력받아 내부 시스템으로 시스템 클럭신호를 발생하는 클럭신호 발생기와; 발진단 노이즈에 의한 발진신호의 진폭변화를 감지하여 내부 시스템을 리셋시키는 오동작 방지부로 구성되어, 상기 발진신호의 진폭이 노이즈에 의해 소정 범위이하로 감소하면 내부 시스템을 리셋시킨다.

Description

반도체 메모리장치의 오동작 방지회로{MALFUNCTION PREVENTING CIRCUIT OF SEMICONDUCTOR MEMORY APPARATUS}

본 발명은 반도체 메모리장치에 관한 것으로서, 특히 반도체 메모리장치의 시스템 오동작 방지회로에 관한 것이다.

종래의 시스템 클럭신호 발생회로는 도 1에 도시된 바와같이, 발진신호를 발생하는 공진기(100)와, 공진기(100)로부터 발진신호를 입력받아 발진 클럭신호(CLK)를 발생하는 발진회로(200)와, 발진회로(200)에서 출력된 발진 클럭신호(CLK)의 고주파성분을 필터링하는 노이즈필터(300)와, 노이즈필터(300)의 출력신호를 입력받아 복수의 시스템 클럭신호(SCLK1,SCLK2....)를 발생하는 클럭신호 발생기(400)로 구성된다.

상기 공진기(100)는 발진 캐패시터(C1),(C2)와 크리스탈 공진기(Xtal)로 구성된다.

상기 발진회로(200)는 두 핀(Xin,Xout)사이에 각각 병렬 연결된 전송 게이트(TG1) 및 인버터(IN2)와, 인버터(IN2)의 입력단자와 접지사이에 접속되어, 정지신호(STOP)에 따라 핀(Xin)전위를 풀-다운시키는 NMOS트랜지스터(NM1)와, 정지신호(STOP)와 발진신호를 노아링하여 발진 클럭신호(CLK)를 발생하는 노아게이트(NR1)로 구성된다. 이때, 전송 게이트(TG1)의 동작은 정지신호(STOP)에 의해 제어된다.

이와같이 구성된 종래의 클럭신호 발생회로의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.

발진회로(200)의 두 핀(Xin,Xout)에 발진 캐패시터(C1,C2) 및 크리스탈 공진기(Xtal)를 접속하면, 도 2의 (A)에 도시된 싸인파형태의 발진신호가 핀(Xout)으로 인가된다. 이때, 발진신호의 Vmin≒0이고, Vmax≒Vcc이다.

먼저, 하이레벨의 정지신호(STOP)를 인가하면 발진회로(200)를 초기화시킨다.

하이레벨의 정지신호(STOP)가 인가되면 전송게이트(TG1)는 턴오프되고 NMOS트랜지스터(NM1)는 턴온되어 발진회로(200)는 동작을 정지하게 된다. 이때, 턴온된 NMOS트랜지스터(NM1)의 풀-다운동작에 의해 핀(Xin)은 로우레벨을 유지하고, 인버터(IN2)를 통하여 핀(Xin)과접속된 핀(Xout)은 하이레벨을 유지한다.

이후, 발진회로(200)에 로우레벨의 정지신호(STOP)를 인가하여 정상적인 발진동작을 수행한다. 즉,로우레벨의 정지신호(STOP)가 입력되면 전송게이트(TG1)는 턴온되고 NMOS트랜지스터(NM1)는 턴오프되어, 공진기(100)에서 출력된 발진신호가 핀(Xout)을 통해 노아게이트(NR1)의 일측단자로 입력된다. 일측단자로 발진신호가 입력되면 노아게이트(NR1)는 해당 발진신호와 타측단자로 입력되는 정지신호(STOP)를 노아링하여 도 2의 (B)와 같은 발진 클럭신호(CLK)를 출력한다. 이때, 노아게이트(NR1)의 로직-임계값은 1/2Vcc이다.

따라서, 노이즈필터(300)는 발진회로(200)로부터 발진 클럭신호(CLK)를 입력받아 고주파 노이즈성분을 제거하고, 클럭신호 발생기(400)는 노이즈필터(300)에서 필터링된 발진 클럭신호(CLK)를 근거로 복수의 시스템 클럭신호(SCLK1,SCLK2....)를 발생한다.

한편, 일반적으로 발진단 노이즈는 핀(Xin) 또는 핀(Xout)에 정상 발진신호이외의 신호가 인가되어 발진신호의 주파수 또는 진폭에 이상이 발생되는 것을 의미한다. 그런데, 발진신호의 고주파성분은 노이즈 필터(300)에 의해 제거될 수 있지만, 고주파신호가 아닌 경우에는 도 2의 (A)에 도시된 바와같이 발진신호의 최소값이 증가하거나 최대값이 감소하는데, 특히 상기와 같은 진폭변화는 감지되지도 않을 뿐만 아니라 제거할 수 있는 회로도 없는 실정이다.

따라서, 핀(Xin),(Xout)에 노이즈가 인가되면 도 2에 도시된 바와같이 발진신호의 파형이 왜곡되어 발진신호의 최소 및 최대값이 변화되며, 발진신호의 파형변화는 발진 클럭신호(CLK)의 펄스폭을 변화시키게 된다. 그 결과, 발진 클럭신호(CLK)의 펄스폭 변화에 따라 시스템 클럭신호(SCLK)의 듀티(Duty)도 변화되기 때문에, CPU와 같이 IC내부에서 상기 시스템 클럭신호(SCLK)를 사용하는 시스템에서 오동작이 유발되는 문제점이 있었다.

따라서, 본 발명의 목적은 발진단 노이즈에 의한 발진신호의 진폭변화를 감지하여 내부 시스템을 리셋시킴으로써 발진노이즈에 의한 시스템의 오동작을 방지할 수 있는 반도체 메모리장치의 오동작 방지회로를 제공하는데 있다.

상기와 같은 목적을 달성하기 위하여 본 발명에 따른 반도체 메모리장치의 오동작 방지회로는 발진신호를 입력받아 발진 클럭신호를 발생하는 발진회로와; 상기 발진 클럭신호의 고주파성분을 필터링하는 노이즈필터와; 필터링된 발진 클럭신호를 입력받아 내부 시스템으로 시스템 클럭신호를 발생하는 클럭신호 발생기와; 발진단 노이즈에 의한 발진신호의 진폭변화를 감지하여 내부 시스템을 리셋시키는 오동작 방지부로 구성된다.

도 1은 종래의 시스템 클럭 발생회로의 구성도.

도 2는 도 1에 있어서 발진신호와 발진 클럭신호의 파형도.

도 3은 본 발명에 따른 반도체 메모리장치의 오동작 방지회로의 구성도.

도 4는 도 3에 있어서 제1,제2플리플롭의 상세 구성도.

도 5는 도 3에 있어서 각 부의 입출력 파형도.

*** 도면의 주요 부분에 대한 부호의 설명 ***

100 : 공진기 200 : 발진회로

300 : 노이즈 필터 400 : 클럭신호 발생기

500 : 오동작 방지부

본 발명에 따른 반도체 메모리장치의 오동작 방지회로는 도 3에 도시된 바와같이, 공진기(100)와, 발진회로(200)와, 노이즈필터(300)와, 클럭신호 발생기(400) 및 오동작 방지부(500)로 구성된다. 상기 공진기(100), 발진회로(200), 노이즈필터(300) 및 클럭신호발생기(400)의 구성 및 동작은 종래와 동일하다. 상기 오동작 방지부(500)는 파워-온 리셋신호(Power-On Reset:POR)와 정지신호(STOP)를 오아링하는 오아게이트(OR1)와, 발진신호의 최소값변화를 감지하는 인버터(IN3)와, 발진신호의 최대값변화를감지하는인버터(IN4)와, 인버터(IN4)의 출력을 반전시키는 인버터(IN5)와, 두 인버터(IN3,IN5)의 출력을 래치하는 SR래치(50)와, 발진 클럭신호(CLK)의 하강에지에서 SR래치(50)의 출력을 래치하는 제1플립플롭(51)과, 발진 클럭신호(CLK)의 상승에지에서 SR래치(50)의 출력을 래치하는 제2플립플롭(52)과, 제1,제2플립플롭(51),(52)의 출력신호를 앤딩하여 시스템 리셋신호(RESET)를 발생하는 앤드게이트(AD1)로 구성된다. 이때, 상기 인버터(IN3)는 1/2Vcc보다 작은 로직-임계값(1/3Vcc)을가지며, 상기 인버터(IN4)는 1/2Vcc보다 큰 로직-임계값(2/3Vcc)을가진다.

제1,제2플립플롭(51),(52)은 도 4에 도시된 바와같이, 입력단자(IN)와 출력단자(OUT)사이에 직렬 접속되어, 서로 다른 레벨의 발진 클럭신호(CLK)에 의해 턴온되는 전송 게이트(TG10),(TG11)와, 전송 게이트(TG10),(TG11)의 출력단자에 각각 접속된 제1,제2래치(NR10,CIN10),(ND10,CIN11)로 구성된다. 이와같이 구성된 본 발명에 따른 반도체 메모리장치의 오동작 방지회로의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.

① 초기화구간

도 5에서 초기화구간은 하이레벨의 정지신호(STOP)에 의해 발진회로(200)와 오동작 방지부(500)가 초기화되는 구간으로서, 이 구간동안 발진회로(200)와 오동작 방지부(500)의 출력은 하이레벨로 고정된다. 또한, 상기 오동작 방지부(500)는 파워-온시 입력되는 하이레벨의 파워-온 리셋신호(POR)에 의해 초기화된다.

② 정상동작 구간

정상동작 구간은 발진회로(200), 노이즈필터(300) 및 클럭신호발생기(400)를 통하여 정상적으로 시스템 클럭신호(SCLK1,SCLK2,..)가 발생되는 구간으로서 그 상세한 동작은 종래와 동일하다.

이때, 오동작 방지부(500)는 도 5의 (I)와 같이 하이레벨의 리셋신호(RESET)를 출력하여 이전상태를 유지한다. 즉, 인버터(IN3)는 1/3Vcc의 로직-임계값을 갖고, 인버터(IN4)는 2/3Vcc의 로직-임계값(2/3Vcc)을 갖는다. 따라서, 발진신호가 인버터(IN3-IN5)를 통과하면 인버터(IN3),(IN5)로부터 도 5의 (C), (D)와 같은 형태의 진폭감지신호(CLK_L),(CLK_H)가 출력된다.

SR래치(50)는 진폭 감지신호(CLK_L)의 상승에지에서 세트되고 진폭감지신호(CLK-H)의 상승에지에서 리셋되어, 도 5의 (E)와 같은 형태의 클럭신호(A)를 출력한다.

제1플립플롭(51)은 발진회로(200)에서 출력된 발진 클럭신호(CLK)의 하강에지에서 클럭신호(A)를 래치하여 도 4의 (G)와 같이 하이레벨의 신호(C)를 출력하고, 제2플립플롭(52)은 클럭신호(CLK)의 상승에지에서 인버터(IN6)에서 반전된 클럭신호(CLK)를 래치하여 도 5의 (H)와 같이 하이레벨의 신호(D)를 출력한다.

즉, 도 4에 도시된 바와같이, 제1플립플롭(51)의 전송게이트(TG10)는 하이레벨의 클럭신호(CLK)에 의해 턴온되고, 입력단자(IN)로 인가된 SR래치(50)의 출력신호(A)는 틴온된 전송게이트(TG10)를 통하여 노아게이트(NR10)로 전달된다. 이때, 노아게이트(NR10)는 세트단자(S)로 입력된 로우레벨의 신호(B)에 의해 인터버로서 동작되어 클럭 인버터(CIN10)와함께 래치역할을 수행한다.

이후, 클럭신호(CLK)가 로우레벨로 천이하면 전송게이트(TG10)는 턴오프되고 전송 게이트(TG11)는 턴온되어, 상기 노아게이트(NR10) 및 클럭인버터(CIN10)에 래치되었던 출력신호(A)가 전송게이트(TG11)를 통하여 낸드게이트(ND10)로 입력된다. 따라서, 낸드게이트(ND10)는인버터(IN11)의 출력신호에 의해 인버터로서 동작되어 클럭 인버터(CIN11)와함께 전송게이트(TG11)의 출력신호를 래치함으로써 도 5의 (G)와 같이 하이레벨의 신호(C)를 출력한다. 그리고, 상기 제2플립플롭(52)의 동작은 제1플립플롭(51)과 동일한 형태로 수행되며 그 상세한 설명은 생략한다.

따라서, 앤드 게이트(AD1)는 제1,제2플립플롭(51),(52)에서 출력된 하이레벨의 신호(C),(D)를 앤딩하여, 도 5의 (I)와 같이 하이레벨의 시스템 리셋신호(RESET)를 내부 시스템으로 출력한다.

③ 리셋동작 구간

리셋동작구간은 핀(Xin),(Xout)에 노이즈가 인가되어 도 5에 도시된 바와같이 발진신호의 파형이 왜곡되는 구간이다. 이 구간동안 상기 발진신호의 파형왜곡에 의해 시스템 클럭신호(SCLK)의 듀티(Duty)가 변화되어 전술한 바와같이 시스템클럭신호(SCLK)를 사용하는 내부 시스템에서 오동작이 발생될 수 있다.

따라서, 리셋동작구간동안 오동작 방지부(500)는 발진신호의 진폭변화를 감지하여, 발진신호의 진폭이 소정 범위이하로 감소되면 내부 시스템을 리셋시킴으로써 발진단 노이즈에 의한 시스템의 오동작을 방지한다.

이후, 오동작 방지부(500)의 동작을 보다 상세히 설명하면 다음과 같다.

발진회로(200)의 두 핀(Xin),(Xout)에 노이즈가 인가되면 도 5의 (A)와 같이, 노이즈 입력시점부터 발진신호의 최소값은 증가하고, 발진신호 최대값은 감소한다. 이 상태에서 만약 발진신호의 최소값이 1/3Vcc이상 증가하면 인버터(IN3)는 도 5의 (C)와 같이 로우레벨의 진폭감지신호(CLK_L)를 출력하고, 발진신호의 최대값이 2/3Vcc이하로 감소하면 인버터(IN4),(IN5)를 통하여 도 5의 (D)와 같이 로우레벨의 진폭감지신호(CLK_H)가 출력된다.

SR래치(50)는 로우레벨의 진폭 감지신호(CLK_L),(CLK-H)에 따라 도 5의 (E)와 같이 로우레벨의 클럭신호(A)를 출력한다.

제1플립플롭(51)은 발진 클럭신호(CLK)의 하강에지에서 클럭신호(A)를 샘플링하여 도5의 (G)와 같이 로우레벨의 신호(C)를 출력하고, 제2플립플롭(52)은발진클럭신호(CLK)의 상승에지에서 인버터(IN6)에서 반전된 클럭신호(A)를 샘플링하여 도 5의 (H)와 같이 하이레벨의 신호(D)를 출력한다. 따라서, 앤드 게이트(AD1)는 제1,제2플리플롭(51),(52)의 출력신호(C),(D)를 앤딩하여 도 5의 (I)와 같은 로우레벨의 시스템 리셋신호(RESET)를 내부 시스템으로 출력하여 내부 시스템을 리셋시킨다.

본 발명은 설명의편의를 위하여 발진신호의 감지범위를 제1,제2로직임계값으로 설정하였지만 이에 한정되지 않고, 필요에 따라 제1로직 임계값 또는 제2로직임계값만을 설정하여 발진신호의 진폭변화를 감지할 수 있다.

상술한 바와같이, 본 발명은 발진노이즈에 의한 발진신호의 진폭변화를 감지하여 내부 시스템을 리셋시킴으로써, 발진단 노이즈에 의한 시스템의 오동작을 미연에 방지할 수 있는 효과가 있다.

그리고, 본 발명에서 선행된 실시예들은 단지 한 예로서 청구범위를 한정하지 않으며, 여러가지 대안, 수정 및 변경들이 통상의 지식을 갖춘 자에게 자명한 것이 될 것이다.

Claims

발진신호를 입력받아 발진 클럭신호를 발생하는 발진회로와;

상기 발진 클럭신호의 고주파성분을 필터링하는 노이즈필터와;

상기필터링된 발진 클럭신호를 입력받아 내부 시스템으로 시스템 클럭신호를 발생하는 클럭신호 발생기와;

파워-온 리셋신호와 정지신호를 오아링하는 오아게이트와, 제1로직-임계값을 갖는 제1인버터와, 제2로직-임계값을 갖는 제2인버터와, 상기 제2인버터의 출력을 반전시키는 제3인버터와, 상기 제1,제3인버터의 출력을 래치하는 SR래치와, 상기 SR래치의 출력을 상기 발진 클럭신호의 하강에지와 상승에지에서 각각 래치하는 제1,제2플립플롭과, 상기 제1,제2플립플롭의 출력신호를 앤딩하여 시스템 리셋신호를 발생하는 앤드게이트로 구성하여, 상기 발진회로의발진단 노이즈에 의한 발진신호의 진폭변화를 감지하여 내부 시스템을 리셋시키는 오동작 방지부로 구성된 것을 특징으로 하는 반도체 메모리장치의 시스템 오동작 방지회로.
삭제
제1항에 있어서, 상기 제1로직-임계값은 1/2Vcc보다 작고, 제2로직-임계값은 1/2Vcc보다 크게 설정되어 구성된것을 특징으로 하는 반도체 메모리장치의 시스템 오동작 방지회로.
제1항에 있어서, 상기 제1인버터는 발진신호의 최소값이 제1로직-임계값이상으로 증가하면 로우레벨의 진폭감지신호를 출력하고, 상기 제2인버터는 발진신호의 최대값이 제2로직-임계값이하로 감소하면 로우레벨의 진폭감지신호를 출력하게 구성된것을 특징으로 하는 반도체 메모리장치의 시스템 오동작 방지회로.
제1항에 있어서, 상기 제1,제2플립플롭은 입출력단자사이에 직렬 접속되어, 발진 클럭신호에 따라 상기 SR래치의 출력을 전송하는 제1,제2전송게이트와;

상기 제1,제2전송게이트의 출력단자에 각각 접속된 제1,제2래치로 구성된 것을 특징으로 하는 반도체 메모리장치의 시스템 오동작 방지회로.
제5항에 있어서, 상기 제1전송게이트는 발진 클럭신호의 상승에지에서 턴온되고, 제2전송 게이트는 발진 클럭신호의 하강에지에서 턴온되게 구성된것을 특징으로 하는 반도체 메모리장치의 시스템 오동작 방지회로.