JPH08115145A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH08115145A JPH08115145A JP6251940A JP25194094A JPH08115145A JP H08115145 A JPH08115145 A JP H08115145A JP 6251940 A JP6251940 A JP 6251940A JP 25194094 A JP25194094 A JP 25194094A JP H08115145 A JPH08115145 A JP H08115145A
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Abstract
(57)【要約】
【目的】 可及的にコンパクトな、パワーオンリセット
が可能な半導体集積回路装置の提供。 【構成】 外部からの発振信号に基づいてクロック信号
を発生するクロック信号発生回路２と、クロック信号の
振幅を検出し、この検出値に基づいてリセット信号を発
生するリセット回路１０と、を備えていることを特徴と
する。
が可能な半導体集積回路装置の提供。 【構成】 外部からの発振信号に基づいてクロック信号
を発生するクロック信号発生回路２と、クロック信号の
振幅を検出し、この検出値に基づいてリセット信号を発
生するリセット回路１０と、を備えていることを特徴と
する。
Description
【０００１】
【産業上の利用分野】本発明はパワーオンリセットが可
能な半導体集積回路装置に関するものである。
能な半導体集積回路装置に関するものである。
【０００２】
【従来の技術および発明が解決しようとする課題】従来
の、パワーオンリセットが可能な半導体集積回路装置１
００の構成を図８に示す。この半導体集積回路装置１０
０は発振回路１０１と、リセット回路１０２と、ロジッ
ク回路１０３とを有している。発振回路１０１は外付け
された外部発振回路１１０からの発振信号に基づいてク
ロック信号を発生し、ロジック回路１０３に送出する。
するとこのクロック信号によってロジック回路１０３は
駆動される。なお外部発振回路１１０は水晶振動子１１
２と、コンデンサＣ1 ，Ｃ2からなっており、水晶振動
子１２から出力される発振信号は端子１２２，１２４を
介して発振回路１０１に送出される。
の、パワーオンリセットが可能な半導体集積回路装置１
００の構成を図８に示す。この半導体集積回路装置１０
０は発振回路１０１と、リセット回路１０２と、ロジッ
ク回路１０３とを有している。発振回路１０１は外付け
された外部発振回路１１０からの発振信号に基づいてク
ロック信号を発生し、ロジック回路１０３に送出する。
するとこのクロック信号によってロジック回路１０３は
駆動される。なお外部発振回路１１０は水晶振動子１１
２と、コンデンサＣ1 ，Ｃ2からなっており、水晶振動
子１２から出力される発振信号は端子１２２，１２４を
介して発振回路１０１に送出される。
【０００３】一方、リセット回路１０２は、外付けされ
た外部リセット回路１３０からのパワーオンリセット信
号に基づいてリセット信号を発生し、ロジック回路１０
３をリセットさせる。外部リセット回路１３０は、電源
投入に連動して開となるスイッチ１３１と、抵抗１３２
と、コンデンサＣ3 とを備えており、スイッチ１３１が
開となることによって発生されるパワーオンリセット信
号は端子１２６を介してリセット回路１０２に送出され
る。
た外部リセット回路１３０からのパワーオンリセット信
号に基づいてリセット信号を発生し、ロジック回路１０
３をリセットさせる。外部リセット回路１３０は、電源
投入に連動して開となるスイッチ１３１と、抵抗１３２
と、コンデンサＣ3 とを備えており、スイッチ１３１が
開となることによって発生されるパワーオンリセット信
号は端子１２６を介してリセット回路１０２に送出され
る。
【０００４】このようにパワーオンリセットが可能な従
来の半導体集積回路装置においては、パワーオンリセッ
ト信号を発生する外付けされた外部リセット回路１３０
と、パワーオンリセット信号用の端子１２６が必要であ
るとともにこの端子１２６は他の端子と共用することが
できないため、半導体集積回路装置をコンパクトにする
ことができないという問題があった。
来の半導体集積回路装置においては、パワーオンリセッ
ト信号を発生する外付けされた外部リセット回路１３０
と、パワーオンリセット信号用の端子１２６が必要であ
るとともにこの端子１２６は他の端子と共用することが
できないため、半導体集積回路装置をコンパクトにする
ことができないという問題があった。
【０００５】本発明は上記事情を考慮してなされたもの
であって、可及的にコンパクトな、パワーオンリセット
が可能な半導体集積回路装置を提供することを目的とす
る。
であって、可及的にコンパクトな、パワーオンリセット
が可能な半導体集積回路装置を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】本発明による半導体集積
回路装置は、外部からの発振信号に基づいてクロック信
号を発生するクロック信号発生回路と、前記クロック信
号の振幅を検出し、この検出値に基づいてリセット信号
を発生するリセット回路と、を備えていることを特徴と
する。
回路装置は、外部からの発振信号に基づいてクロック信
号を発生するクロック信号発生回路と、前記クロック信
号の振幅を検出し、この検出値に基づいてリセット信号
を発生するリセット回路と、を備えていることを特徴と
する。
【０００７】また本発明による半導体集積回路装置は、
外部からの発振信号に基づいてクロック信号は発生する
クロック信号発生手段と、前記発振信号及びクロック信
号の振幅値を検出し、この検出値に基づいてリセット信
号を発生するリセット回路と、を備えていることを特徴
とする。
外部からの発振信号に基づいてクロック信号は発生する
クロック信号発生手段と、前記発振信号及びクロック信
号の振幅値を検出し、この検出値に基づいてリセット信
号を発生するリセット回路と、を備えていることを特徴
とする。
【０００８】
【作用】このように構成された本発明の半導体集積回路
装置によれば、クロック信号、または発振信号およびク
ロック信号に基づいてリセット信号が生成されるため、
従来の場合に必要であった外付けのリセット回路が不要
となることにより、リセット専用の端子が不要となり、
コンパクトにすることができる。
装置によれば、クロック信号、または発振信号およびク
ロック信号に基づいてリセット信号が生成されるため、
従来の場合に必要であった外付けのリセット回路が不要
となることにより、リセット専用の端子が不要となり、
コンパクトにすることができる。
【０００９】
【実施例】本発明による、パワーオンリセットが可能な
半導体集積回路装置の第１の実施例の構成を図１に示
す。この実施例の半導体集積回路装置は発振回路２と、
リセット回路１０とを備えている。発振回路２はＣＭＯ
Ｓインバータ２ａと、抵抗２ｂとを有し、外付けされた
外部発振回路（図示せず）から端子８１，８２を介して
送出される発振信号に基づいてクロック信号を出力す
る。リセット回路１０はシュミットトリガ回路からなる
クロック信号検出回路１２と、リセット信号発生ロジッ
ク回路１４とを備えている。リセット信号発生ロジック
回路１４は図３に示すように、バッファおよびＡＮＤ回
路からなるノイズキャンセラ回路１６と、交差接続され
たＮＯＲ回路１８ａ，１８ｂからなるフリップフロップ
回路と、コンデンサと、抵抗Ｒとを有している。
半導体集積回路装置の第１の実施例の構成を図１に示
す。この実施例の半導体集積回路装置は発振回路２と、
リセット回路１０とを備えている。発振回路２はＣＭＯ
Ｓインバータ２ａと、抵抗２ｂとを有し、外付けされた
外部発振回路（図示せず）から端子８１，８２を介して
送出される発振信号に基づいてクロック信号を出力す
る。リセット回路１０はシュミットトリガ回路からなる
クロック信号検出回路１２と、リセット信号発生ロジッ
ク回路１４とを備えている。リセット信号発生ロジック
回路１４は図３に示すように、バッファおよびＡＮＤ回
路からなるノイズキャンセラ回路１６と、交差接続され
たＮＯＲ回路１８ａ，１８ｂからなるフリップフロップ
回路と、コンデンサと、抵抗Ｒとを有している。
【００１０】上記実施例の動作を図２を参照して説明す
る。今、電源が投入されると、リセット信号発生ロジッ
ク回路１４のコンデンサＣと抵抗Ｒによって作られるヒ
ゲにより瞬間的にセット側が“Ｈ”、リセット側“Ｌ”
となり、フリップフロップ出力が“Ｈ”、すなわちリセ
ット信号Ｃの出力は“Ｈ”となる。その後、発振回路の
出力Ａは段々大きくなり、シュミットトリガ回路１２の
高い方のしきい値を超えると、このシュミットトリガ回
路１２からパルス信号Ｂが出力される。しかし、このパ
ルス信号の幅が所定値未満の場合は、ノイズキャンセラ
回路１６によってキャンセルされノイズキャンセラ回路
１６の出力は“Ｌ”のままとなり、リセット信号Ｃの値
も“Ｈ”で変化しない。一方、シュミットトリガ回路１
２からのパルス信号Ｂの幅が所定値以上になるとノイズ
キャンセラ回路１６の出力も“Ｈ”となり、これにより
フリップフロップ回路の出力、すなわちリセット信号Ｃ
の値は“Ｌ”となり、リセットが解除される。したがっ
てリセット信号Ｃはパワーオン直後より“Ｈ”状態とな
るが、発振回路２の出力が安定し、十分な幅のクロック
信号Ｂが得られると、“Ｌ”となって、一定時間のリセ
ットパルスが得られることになる。なお、第１の実施例
の半導体集積回路装置の全体構成図を図４に示す。
る。今、電源が投入されると、リセット信号発生ロジッ
ク回路１４のコンデンサＣと抵抗Ｒによって作られるヒ
ゲにより瞬間的にセット側が“Ｈ”、リセット側“Ｌ”
となり、フリップフロップ出力が“Ｈ”、すなわちリセ
ット信号Ｃの出力は“Ｈ”となる。その後、発振回路の
出力Ａは段々大きくなり、シュミットトリガ回路１２の
高い方のしきい値を超えると、このシュミットトリガ回
路１２からパルス信号Ｂが出力される。しかし、このパ
ルス信号の幅が所定値未満の場合は、ノイズキャンセラ
回路１６によってキャンセルされノイズキャンセラ回路
１６の出力は“Ｌ”のままとなり、リセット信号Ｃの値
も“Ｈ”で変化しない。一方、シュミットトリガ回路１
２からのパルス信号Ｂの幅が所定値以上になるとノイズ
キャンセラ回路１６の出力も“Ｈ”となり、これにより
フリップフロップ回路の出力、すなわちリセット信号Ｃ
の値は“Ｌ”となり、リセットが解除される。したがっ
てリセット信号Ｃはパワーオン直後より“Ｈ”状態とな
るが、発振回路２の出力が安定し、十分な幅のクロック
信号Ｂが得られると、“Ｌ”となって、一定時間のリセ
ットパルスが得られることになる。なお、第１の実施例
の半導体集積回路装置の全体構成図を図４に示す。
【００１１】以上説明したように本実施例によれば、外
部リセット回路と、リセット専用の端子が不要となり、
コンパクトな半導体集積回路装置を得ることができる。
部リセット回路と、リセット専用の端子が不要となり、
コンパクトな半導体集積回路装置を得ることができる。
【００１２】次に本発明による半導体集積回路装置の第
２の実施例の構成を図５に示す。この実施例の半導体集
積回路装置は発振回路２と、クロック信号検出回路３０
およびノイズキャンセラ回路４０からなるリセット回路
と、外付けされた外部発振回路とを備えている。
２の実施例の構成を図５に示す。この実施例の半導体集
積回路装置は発振回路２と、クロック信号検出回路３０
およびノイズキャンセラ回路４０からなるリセット回路
と、外付けされた外部発振回路とを備えている。
【００１３】外付けされた外部発振回路は水晶振動子７
１と、リセットスイッチ７４と、コンデンサＣ1 ，Ｃ2
とを有している。発振回路２は第１の実施例と同様に、
ＣＭＯＳインバータ２ａと、抵抗２ｂとを有している。
クロック信号検出回路３０は高しきい値バッファ３２，
３４と、ＮＯＲ回路３６とを備えている。バッファ３２
は発振回路２の入力信号Ａを受け、この入力信号Ａが所
定の高しきい値を超えている間は“Ｈ”となるクロック
信号を出力し、バッファ３４は発振回路２の出力信号Ｂ
を受け、この出力信号Ｂが所定の高しきい値を超えてい
る間は“Ｈ”となるクロック信号を出力する。そしてこ
れらのバッファ３２，３４の出力Ｃ，ＤはＮＯＲ回路３
６に送られてＮＯＲ演算が行われる。ＮＯＲ回路３６の
出力Ｅはノイズキャンセラ回路４０に送られてリセット
信号Ｆとなる。
１と、リセットスイッチ７４と、コンデンサＣ1 ，Ｃ2
とを有している。発振回路２は第１の実施例と同様に、
ＣＭＯＳインバータ２ａと、抵抗２ｂとを有している。
クロック信号検出回路３０は高しきい値バッファ３２，
３４と、ＮＯＲ回路３６とを備えている。バッファ３２
は発振回路２の入力信号Ａを受け、この入力信号Ａが所
定の高しきい値を超えている間は“Ｈ”となるクロック
信号を出力し、バッファ３４は発振回路２の出力信号Ｂ
を受け、この出力信号Ｂが所定の高しきい値を超えてい
る間は“Ｈ”となるクロック信号を出力する。そしてこ
れらのバッファ３２，３４の出力Ｃ，ＤはＮＯＲ回路３
６に送られてＮＯＲ演算が行われる。ＮＯＲ回路３６の
出力Ｅはノイズキャンセラ回路４０に送られてリセット
信号Ｆとなる。
【００１４】次に第２の実施例の動作を図６を参照して
説明する。まず、電源が投入されると、発振回路２は発
振を始めるが、まだ振幅は小さく、バッファ３２，３４
の出力Ｃ，Ｄは“Ｌ”レベルである。したがってＮＯＲ
回路３６の出力は“Ｈ”でリセット信号Ｆは“Ｈ”とな
る。そして、発振回路２が安定して入力信号Ａまたは出
力信号Ｂのいずれか一方が高しきい値を超えると、超え
た方のバッファから“Ｈ”となる信号が出力され、ＮＯ
Ｒ回路３６の出力Ｅは“Ｌ”となり、これにより、リセ
ット信号Ｆも“Ｌ”となる。すなわち、リセットが解除
される。
説明する。まず、電源が投入されると、発振回路２は発
振を始めるが、まだ振幅は小さく、バッファ３２，３４
の出力Ｃ，Ｄは“Ｌ”レベルである。したがってＮＯＲ
回路３６の出力は“Ｈ”でリセット信号Ｆは“Ｈ”とな
る。そして、発振回路２が安定して入力信号Ａまたは出
力信号Ｂのいずれか一方が高しきい値を超えると、超え
た方のバッファから“Ｈ”となる信号が出力され、ＮＯ
Ｒ回路３６の出力Ｅは“Ｌ”となり、これにより、リセ
ット信号Ｆも“Ｌ”となる。すなわち、リセットが解除
される。
【００１５】一方、発振回路２の動作が安定していると
き、すなわちリセット信号Ｆが“Ｌ”レベルの場合に、
リセットスイッチ７４を閉にすると、発振回路２の入力
信号Ａおよび出力信号Ｂは中間レベルとなり、バッファ
３２，３４の高しきい値を超えることができない。これ
によりバッファ３２，３４の出力Ｃ，Ｄは“Ｌ”とな
り、ＮＯＲ回路３６の出力Ｅは“Ｈ”、すなわちリセッ
ト信号Ｆも“Ｈ”となってリセット状態となる。そし
て、リセットスイッチ７４を開とすると、上述したよう
にしてリセットが解除される。
き、すなわちリセット信号Ｆが“Ｌ”レベルの場合に、
リセットスイッチ７４を閉にすると、発振回路２の入力
信号Ａおよび出力信号Ｂは中間レベルとなり、バッファ
３２，３４の高しきい値を超えることができない。これ
によりバッファ３２，３４の出力Ｃ，Ｄは“Ｌ”とな
り、ＮＯＲ回路３６の出力Ｅは“Ｈ”、すなわちリセッ
ト信号Ｆも“Ｈ”となってリセット状態となる。そし
て、リセットスイッチ７４を開とすると、上述したよう
にしてリセットが解除される。
【００１６】なお、ノイズキャンセラ回路４０は、ＮＯ
Ｒ回路の出力には、バッファ３２，３４からの出力信号
の遅れ進み等によりノイズが出ることが予想され、この
ノイズの影響をなくするために設けたものである。
Ｒ回路の出力には、バッファ３２，３４からの出力信号
の遅れ進み等によりノイズが出ることが予想され、この
ノイズの影響をなくするために設けたものである。
【００１７】この第２の実施例は第１の実施例と同様の
効果を奏するとともに、外部から強制的にリセットをか
けることができる。
効果を奏するとともに、外部から強制的にリセットをか
けることができる。
【００１８】次に本発明による半導体集積回路装置１Ａ
の第３の実施例の構成を図７に示す。この実施例の半導
体集積回路装置１Ａはワンチップマイコンであって、第
１または第２の実施例で説明した発振回路２と、第２の
実施例で述べたリセット回路１０ＡとＣＰＵとを備えて
いる。この発振回路２には外付けされる発振回路７０が
接続される。発振回路２から出力されるクロック信号は
第２の実施例の場合と同様にリセット回路１０Ａに利用
されるとともに、ＣＰＵ２１の基本クロックとしても利
用される。リセット回路１０Ａから発せられるリセット
信号に基づいてＣＰＵ２１はリセットされたり、解除さ
れたりする。
の第３の実施例の構成を図７に示す。この実施例の半導
体集積回路装置１Ａはワンチップマイコンであって、第
１または第２の実施例で説明した発振回路２と、第２の
実施例で述べたリセット回路１０ＡとＣＰＵとを備えて
いる。この発振回路２には外付けされる発振回路７０が
接続される。発振回路２から出力されるクロック信号は
第２の実施例の場合と同様にリセット回路１０Ａに利用
されるとともに、ＣＰＵ２１の基本クロックとしても利
用される。リセット回路１０Ａから発せられるリセット
信号に基づいてＣＰＵ２１はリセットされたり、解除さ
れたりする。
【００１９】この第３の実施例も第１の実施例と同様の
効果を奏することはいうまでもない。
効果を奏することはいうまでもない。
【００２０】
【発明の効果】以上述べたように本発明によれば、外付
けのリセット信号発生回路が不要となることにより、リ
セット信号専用の端子が不要となり、コンパクトな半導
体集積回路装置を得ることができる。
けのリセット信号発生回路が不要となることにより、リ
セット信号専用の端子が不要となり、コンパクトな半導
体集積回路装置を得ることができる。
【図１】本発明の第１の実施例の構成を示すブロック
図。
図。
【図２】第１の実施例の動作を説明するタイミングチャ
ート。
ート。
【図３】本発明にかかるリセット回路の一具体例の構成
を示す回路図。
を示す回路図。
【図４】第１の実施例の全体の構成を示すブロック図。
【図５】本発明の第２の実施例の構成を示すブロック
図。
図。
【図６】第２の実施例の動作を説明するタイミングチャ
ート。
ート。
【図７】本発明の第３の実施例の構成を示すブロック
図。
図。
【図８】従来の半導体集積回路装置の構成を示すブロッ
ク図。
ク図。
１ 発振回路 ２ａ ＣＭＯＳインバータ ２ｂ 抵抗 １０ リセット回路 １２ クロック信号検出回路 １４ リセット信号発生ロジック回路
Claims (5)
- 【請求項１】外部からの発振信号に基づいてクロック信
号を発生するクロック信号発生回路と、 前記クロック信号の振幅を検出し、この検出値に基づい
てリセット信号を発生するリセット回路と、 を備えていることを特徴とする半導体集積回路装置。 - 【請求項２】前記クロック信号発生回路はＣＭＯＳイン
バータと抵抗からなることを特徴とする請求項１記載の
半導体集積回路装置。 - 【請求項３】前記リセット回路はシュミットトリガ回路
を含んでいることを特徴とする請求項１または２記載の
半導体集積回路装置。 - 【請求項４】外部からの発振信号に基づいてクロック信
号は発生するクロック信号発生手段と、 前記発振信号及びクロック信号の振幅値を検出し、この
検出値に基づいてリセット信号を発生するリセット回路
と、 を備えていることを特徴とする半導体集積回路装置。 - 【請求項５】前記半導体集積回路装置はワンチップマイ
コンであることを特徴とする請求項４記載の半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6251940A JPH08115145A (ja) | 1994-10-18 | 1994-10-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6251940A JPH08115145A (ja) | 1994-10-18 | 1994-10-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08115145A true JPH08115145A (ja) | 1996-05-07 |
Family
ID=17230246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6251940A Withdrawn JPH08115145A (ja) | 1994-10-18 | 1994-10-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08115145A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1098365A (ja) * | 1996-08-24 | 1998-04-14 | Lg Semicon Co Ltd | パワーオンリセット信号発生回路 |
| JP2002366251A (ja) * | 2001-05-25 | 2002-12-20 | Hynix Semiconductor Inc | 半導体メモリ装置のシステムクロック信号発生回路及びシステム誤動作防止方法 |
| JP2018085036A (ja) * | 2016-11-25 | 2018-05-31 | ラピスセミコンダクタ株式会社 | 半導体装置、通信装置およびリセット方法 |
-
1994
- 1994-10-18 JP JP6251940A patent/JPH08115145A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1098365A (ja) * | 1996-08-24 | 1998-04-14 | Lg Semicon Co Ltd | パワーオンリセット信号発生回路 |
| JP2002366251A (ja) * | 2001-05-25 | 2002-12-20 | Hynix Semiconductor Inc | 半導体メモリ装置のシステムクロック信号発生回路及びシステム誤動作防止方法 |
| JP2018085036A (ja) * | 2016-11-25 | 2018-05-31 | ラピスセミコンダクタ株式会社 | 半導体装置、通信装置およびリセット方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |