JPH0865048A - 発振回路 - Google Patents
発振回路Info
- Publication number
- JPH0865048A JPH0865048A JP19668894A JP19668894A JPH0865048A JP H0865048 A JPH0865048 A JP H0865048A JP 19668894 A JP19668894 A JP 19668894A JP 19668894 A JP19668894 A JP 19668894A JP H0865048 A JPH0865048 A JP H0865048A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- power supply
- oscillator
- oscillation
- supply voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 title abstract description 39
- 238000001514 detection method Methods 0.000 claims abstract description 11
- 239000003990 capacitor Substances 0.000 claims description 6
- 238000004904 shortening Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 239000000919 ceramic Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000013016 damping Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
- H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
- H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device
- H03B5/364—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device the amplifier comprising field effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B2200/00—Indexing scheme relating to details of oscillators covered by H03B
- H03B2200/006—Functional aspects of oscillators
- H03B2200/0082—Lowering the supply voltage and saving power
Abstract
(57)【要約】
【目的】電源電圧の立ち上がり時に発振開始時点を早く
して、電源電圧が動作電圧に達した後の発振安定期間を
短縮すると共に、高調波の発生を極力抑えた発振器を実
現する。 【構成】帰還抵抗により入出力を接続した第１インバー
タを発振振動子に並列に接続して成る発振回路におい
て、第１インバータに対して複数のトライステートイン
バータもしくはＮＡＮＤゲートを各々並列に接続すると
共に、第１インバータに供給される電源電圧の電圧レベ
ルを検出する電圧検出回路を設け、該検出した電圧レベ
ルに応じて、複数のトライステートインバータを選択的
に動作状態にするか、もしくはＮＡＮＤゲートを選択的
に開閉する。
して、電源電圧が動作電圧に達した後の発振安定期間を
短縮すると共に、高調波の発生を極力抑えた発振器を実
現する。 【構成】帰還抵抗により入出力を接続した第１インバー
タを発振振動子に並列に接続して成る発振回路におい
て、第１インバータに対して複数のトライステートイン
バータもしくはＮＡＮＤゲートを各々並列に接続すると
共に、第１インバータに供給される電源電圧の電圧レベ
ルを検出する電圧検出回路を設け、該検出した電圧レベ
ルに応じて、複数のトライステートインバータを選択的
に動作状態にするか、もしくはＮＡＮＤゲートを選択的
に開閉する。
Description
【０００１】
【産業上の利用分野】本発明は、水晶もしくはセラミッ
クの振動子を用いて発振を行う発振回路に関する。
クの振動子を用いて発振を行う発振回路に関する。
【０００２】
【従来の技術】水晶もしくはセラミックの振動子を用い
た発振回路は、従来、図５に示すように、振動子１の両
端と接地間にコンデンサ２、３を接続し、高抵抗のフィ
ードバック抵抗４により入出力を接続したインバータ５
を振動子１に並列に接続し、更に、インバータ５の出力
端と振動子１の一端にダンピング抵抗６を接続して構成
され、通常、このインバータ１の出力は次段のインバー
タ７により方形波に整形され、各回路に出力される。
尚、インバータはＣＭＯＳで構成されている。
た発振回路は、従来、図５に示すように、振動子１の両
端と接地間にコンデンサ２、３を接続し、高抵抗のフィ
ードバック抵抗４により入出力を接続したインバータ５
を振動子１に並列に接続し、更に、インバータ５の出力
端と振動子１の一端にダンピング抵抗６を接続して構成
され、通常、このインバータ１の出力は次段のインバー
タ７により方形波に整形され、各回路に出力される。
尚、インバータはＣＭＯＳで構成されている。
【０００３】このような発振回路の発振能力を計る指標
として、図７に示す発振余裕度（負性抵抗特性ともい
う）がある。これは、図６に示すように、従来の発振回
路において、振動子１に直列に抵抗８を挿入し、この抵
抗値Ｒを順次大きくしていき、どの値まで発振可能かを
調べ、その最大値をとったものである。図７において、
曲線Ａは発振能力が高い発振器の例であり、曲線Ｂは発
振能力が低い発振器の例であって、いずれの場合も、図
から明らかなように、インバータ５に供給する電源電圧
ＶDDを上げていけば発振余裕度も上がっていく。
として、図７に示す発振余裕度（負性抵抗特性ともい
う）がある。これは、図６に示すように、従来の発振回
路において、振動子１に直列に抵抗８を挿入し、この抵
抗値Ｒを順次大きくしていき、どの値まで発振可能かを
調べ、その最大値をとったものである。図７において、
曲線Ａは発振能力が高い発振器の例であり、曲線Ｂは発
振能力が低い発振器の例であって、いずれの場合も、図
から明らかなように、インバータ５に供給する電源電圧
ＶDDを上げていけば発振余裕度も上がっていく。
【０００４】
【発明が解決しようとする課題】所定の発振余裕度Ｒ０
を得たい場合、図７に示すように、発振能力が低い曲線
Ｂでは電源電圧としてＶ２が必要となるが、発振能力が
高い曲線Ａでは電源電圧はＶ２より低いＶ１で済む。こ
のため、電源電圧の立ち上がり時には、発振能力が高い
発振器の方が早く発振を開始し、従って、電源電圧が動
作電圧に達した後に発振が安定するまでの期間を短くす
ることが可能である。
を得たい場合、図７に示すように、発振能力が低い曲線
Ｂでは電源電圧としてＶ２が必要となるが、発振能力が
高い曲線Ａでは電源電圧はＶ２より低いＶ１で済む。こ
のため、電源電圧の立ち上がり時には、発振能力が高い
発振器の方が早く発振を開始し、従って、電源電圧が動
作電圧に達した後に発振が安定するまでの期間を短くす
ることが可能である。
【０００５】しかしながら、発振能力が高くなると、発
振波形が図９に示すようなサインカーブにはならず、図
８に示すような方形波に近い波形となってしまい、これ
により高調波が多く生ずることとなる。
振波形が図９に示すようなサインカーブにはならず、図
８に示すような方形波に近い波形となってしまい、これ
により高調波が多く生ずることとなる。
【０００６】
【課題を解決するための手段】本発明は、発振振動子の
両端にコンデンサを接続すると共に、帰還抵抗により入
出力を接続した第１インバータを前記発振振動子に並列
に接続して成る発振回路において、前記第１インバータ
に対して複数のトライステートインバータを各々並列に
接続すると共に、前記第１インバータに供給される電源
電圧の電圧レベルを検出する電圧検出回路を設け、該検
出した電圧レベルに応じて前記複数のトライステートイ
ンバータを選択的に動作状態にすることにより、上記課
題を解決するものである。
両端にコンデンサを接続すると共に、帰還抵抗により入
出力を接続した第１インバータを前記発振振動子に並列
に接続して成る発振回路において、前記第１インバータ
に対して複数のトライステートインバータを各々並列に
接続すると共に、前記第１インバータに供給される電源
電圧の電圧レベルを検出する電圧検出回路を設け、該検
出した電圧レベルに応じて前記複数のトライステートイ
ンバータを選択的に動作状態にすることにより、上記課
題を解決するものである。
【０００７】また、本発明は、発振振動子の両端にコン
デンサを接続すると共に、帰還抵抗により入出力を接続
したインバータを前記発振振動子に並列に接続して成る
発振回路において、前記インバータに対して複数のＮＡ
ＮＤゲートを各々並列に接続すると共に、前記インバー
タに供給される電源電圧の電圧レベルを検出してゲート
開閉用の制御信号を前記複数のＮＡＮＤゲートに送出す
る電圧検出回路を設け、該検出した電圧レベルに応じて
前記複数のＮＡＮＤゲートを選択的に開閉することによ
り、上記課題を解決するものである。
デンサを接続すると共に、帰還抵抗により入出力を接続
したインバータを前記発振振動子に並列に接続して成る
発振回路において、前記インバータに対して複数のＮＡ
ＮＤゲートを各々並列に接続すると共に、前記インバー
タに供給される電源電圧の電圧レベルを検出してゲート
開閉用の制御信号を前記複数のＮＡＮＤゲートに送出す
る電圧検出回路を設け、該検出した電圧レベルに応じて
前記複数のＮＡＮＤゲートを選択的に開閉することによ
り、上記課題を解決するものである。
【０００８】更に、本発明は、前記電圧検出回路で検出
した電源電圧レベルが低いときは、前記動作状態にする
トライステートインバータ、もしくは、前記開成するＮ
ＡＮＤゲートの数をより多くし、電源電圧レベルが高い
ときは前記数をより少なくすることを特徴とする。
した電源電圧レベルが低いときは、前記動作状態にする
トライステートインバータ、もしくは、前記開成するＮ
ＡＮＤゲートの数をより多くし、電源電圧レベルが高い
ときは前記数をより少なくすることを特徴とする。
【０００９】
【作用】本発明では、発振回路を構成するインバータに
対して、複数のトライステートインバータ、もしくは、
複数のＮＡＮＤゲートが各々並列に接続され、インバー
タに供給される電源電圧の電圧レベルに応じて、動作状
態にされるトライステートインバータの数、もしくは、
開成されるＮＡＮＤゲートの数が決定されることとな
り、従って、上記電源電圧レベルに応じて、発振能力が
変更されるようになる。
対して、複数のトライステートインバータ、もしくは、
複数のＮＡＮＤゲートが各々並列に接続され、インバー
タに供給される電源電圧の電圧レベルに応じて、動作状
態にされるトライステートインバータの数、もしくは、
開成されるＮＡＮＤゲートの数が決定されることとな
り、従って、上記電源電圧レベルに応じて、発振能力が
変更されるようになる。
【００１０】
【実施例】図１は、本発明の実施例の構成を示すブロッ
ク図であり、図５の従来例と同一構成については同一の
符号を付している。この実施例においては、インバータ
５に並列に、複数のトライステートインバータ１０，１
１，１２，１３，１４を接続し、また、インバータ５，
７，１０，１１，１２，１３，１４に供給する電源電圧
ＶDDを入力し、その電圧レベルを検出する電圧検出回路
１５を設け、この電圧検出回路１５が出力する制御信号
Ｓ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４を複数のトライステート
インバータ１０，１１，１２，１３，１４の各々の制御
端子に入力するようにしている。
ク図であり、図５の従来例と同一構成については同一の
符号を付している。この実施例においては、インバータ
５に並列に、複数のトライステートインバータ１０，１
１，１２，１３，１４を接続し、また、インバータ５，
７，１０，１１，１２，１３，１４に供給する電源電圧
ＶDDを入力し、その電圧レベルを検出する電圧検出回路
１５を設け、この電圧検出回路１５が出力する制御信号
Ｓ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４を複数のトライステート
インバータ１０，１１，１２，１３，１４の各々の制御
端子に入力するようにしている。
【００１１】ここで、トライステートインバータは、図
２に示すように、通常のＣＭＯＳインバータを構成する
ＰチャンネルＭＯＳトランジスタ１６と電源電圧ＶDDの
間に、ＰチャンネルＭＯＳトランジスタ１７を接続し、
通常のＣＭＯＳインバータを構成するＮチャンネルＭＯ
Ｓトランジスタ１８と接地電圧の間に、ＮチャンネルＭ
ＯＳトランジスタ１９を接続し、制御端子２０に入力さ
れる制御信号ＳｎをＮチャンネルＭＯＳトランジスタ１
９のゲートに入力し、制御信号をインバータ２１で反転
した信号をＰチャンネルＭＯＳトランジスタ１７に入力
するようにしている。
２に示すように、通常のＣＭＯＳインバータを構成する
ＰチャンネルＭＯＳトランジスタ１６と電源電圧ＶDDの
間に、ＰチャンネルＭＯＳトランジスタ１７を接続し、
通常のＣＭＯＳインバータを構成するＮチャンネルＭＯ
Ｓトランジスタ１８と接地電圧の間に、ＮチャンネルＭ
ＯＳトランジスタ１９を接続し、制御端子２０に入力さ
れる制御信号ＳｎをＮチャンネルＭＯＳトランジスタ１
９のゲートに入力し、制御信号をインバータ２１で反転
した信号をＰチャンネルＭＯＳトランジスタ１７に入力
するようにしている。
【００１２】このため、制御信号ＳｎがＨレベルの時
は、ＮチャンネルＭＯＳトランジスタ１９及びＰチャン
ネルＭＯＳトランジスタ１７が共にオンし、トライステ
ートインバータは動作状態になり、制御信号ＳｎがＬレ
ベルの時は、ＮチャンネルＭＯＳトランジスタ１９及び
ＰチャンネルＭＯＳトランジスタ１７が共にオフし、ト
ライステートインバータは非動作状態になる。
は、ＮチャンネルＭＯＳトランジスタ１９及びＰチャン
ネルＭＯＳトランジスタ１７が共にオンし、トライステ
ートインバータは動作状態になり、制御信号ＳｎがＬレ
ベルの時は、ＮチャンネルＭＯＳトランジスタ１９及び
ＰチャンネルＭＯＳトランジスタ１７が共にオフし、ト
ライステートインバータは非動作状態になる。
【００１３】この実施例では、電圧検出回路１５におい
て、検出する電源電圧ＶDDが低い状態では、制御信号Ｓ
０，Ｓ１，Ｓ２，Ｓ３，Ｓ４を全てＨレベルにして、全
てのトライステートインバータ１０，１１，１２，１
３，１４を動作状態にしている。これによって、トータ
ル的なインバータの動作時のインピータンスが低くな
り、発振能力が高くなる。一方、検出する電源電圧ＶDD
が高くなると、制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４
のいくつかをＬレベルにし、動作状態にするトライステ
ートインバータの数を減らすようにしている。これによ
って、インバータの動作時のインピータンスが高くな
り、発振能力が低下する。
て、検出する電源電圧ＶDDが低い状態では、制御信号Ｓ
０，Ｓ１，Ｓ２，Ｓ３，Ｓ４を全てＨレベルにして、全
てのトライステートインバータ１０，１１，１２，１
３，１４を動作状態にしている。これによって、トータ
ル的なインバータの動作時のインピータンスが低くな
り、発振能力が高くなる。一方、検出する電源電圧ＶDD
が高くなると、制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４
のいくつかをＬレベルにし、動作状態にするトライステ
ートインバータの数を減らすようにしている。これによ
って、インバータの動作時のインピータンスが高くな
り、発振能力が低下する。
【００１４】即ち、図３に示すように、電源電圧が低い
ときは発振能力が高く、電源電圧が高くなると発振能力
が徐々に低下する発振器が得られることとなる。従っ
て、電源電圧の立ち上がり時には、低い電圧において発
振を開始し、動作電圧に達した後は発振波形がサイン波
となる理想的な発振を得ることができる。次に、図４を
参照して本発明の他の実施例を説明する。
ときは発振能力が高く、電源電圧が高くなると発振能力
が徐々に低下する発振器が得られることとなる。従っ
て、電源電圧の立ち上がり時には、低い電圧において発
振を開始し、動作電圧に達した後は発振波形がサイン波
となる理想的な発振を得ることができる。次に、図４を
参照して本発明の他の実施例を説明する。
【００１５】この例が図１の例と異なる点は、複数のト
ライステートインバータをインバータ５に並列に接続す
る代わりに、複数のＮＡＮＤゲート３０，３１，３２，
３３，３４を接続するようにし、これらＮＡＮＤゲート
の一端に電圧検出回路１５からの制御信号Ｓ０，Ｓ１，
Ｓ２，Ｓ３，Ｓ４を印加するようにした点である。従っ
て、制御信号ＳｎがＨレベルであれば、ＮＡＮＤゲート
は開成状態になり、インバータと全く同様の働きをす
る。一方、制御信号ＳｎがＬレベルのときはＮＡＮＤゲ
ートは閉成状態となり、信号は出力側へ通過しなくな
る。つまり、ＮＡＮＤゲートは、実質的に図１のトライ
ステートインバータと同様の動作を行う。
ライステートインバータをインバータ５に並列に接続す
る代わりに、複数のＮＡＮＤゲート３０，３１，３２，
３３，３４を接続するようにし、これらＮＡＮＤゲート
の一端に電圧検出回路１５からの制御信号Ｓ０，Ｓ１，
Ｓ２，Ｓ３，Ｓ４を印加するようにした点である。従っ
て、制御信号ＳｎがＨレベルであれば、ＮＡＮＤゲート
は開成状態になり、インバータと全く同様の働きをす
る。一方、制御信号ＳｎがＬレベルのときはＮＡＮＤゲ
ートは閉成状態となり、信号は出力側へ通過しなくな
る。つまり、ＮＡＮＤゲートは、実質的に図１のトライ
ステートインバータと同様の動作を行う。
【００１６】
【発明の効果】本発明によれば、電源電圧の立ち上がり
時に発振開始時点を早くして、電源電圧が動作電圧に達
した後の発振安定期間を短縮すると共に、高調波の発生
を極力抑えた発振器を実現することができる。
時に発振開始時点を早くして、電源電圧が動作電圧に達
した後の発振安定期間を短縮すると共に、高調波の発生
を極力抑えた発振器を実現することができる。
【図１】本発明の実施例の構成を示すブロック図であ
る。
る。
【図２】実施例のトライステートインバータの具体回路
図である。
図である。
【図３】実施例における電源電圧と発振余裕度との関係
を示す特性図である。
を示す特性図である。
【図４】本発明の他の実施例の構成を示すブロック図で
ある。
ある。
【図５】従来の発振回路を示すブロック図である。
【図６】発振余裕度を測定するための回路構成を示す図
である。
である。
【図７】図６の発振回路における電源電圧と発振余裕度
との関係を示す特性図である。
との関係を示す特性図である。
【図８】発振能力が低い発振回路の発振波形を示す波形
図である。
図である。
【図９】発振能力が高い発振回路の発振波形を示す波形
図である。
図である。
１ 発振振動子 ２，３ コンデンサ ４ 帰還抵抗 ５，７ インバータ ６ ダンピング抵抗 ８ 抵抗 １０，１１，１２，１３，１４ トライステートインバ
ータ １６，１７ ＰチャンネルＭＯＳトランジスタ １８，１９ ＮチャンネルＭＯＳトランジスタ ２０ 制御端子 ３０，３１，３２，３３，３４ ＮＡＮＤゲート
ータ １６，１７ ＰチャンネルＭＯＳトランジスタ １８，１９ ＮチャンネルＭＯＳトランジスタ ２０ 制御端子 ３０，３１，３２，３３，３４ ＮＡＮＤゲート
Claims (3)
- 【請求項１】発振振動子の両端にコンデンサを接続する
と共に、帰還抵抗により入出力を接続した第１インバー
タを前記発振振動子に並列に接続して成る発振回路にお
いて、前記第１インバータに対して複数のトライステー
トインバータを各々並列に接続すると共に、前記第１イ
ンバータに供給される電源電圧の電圧レベルを検出する
電圧検出回路を設け、該検出した電圧レベルに応じて前
記複数のトライステートインバータを選択的に動作状態
にすることを特徴とした発振回路。 - 【請求項２】発振振動子の両端にコンデンサを接続する
と共に、帰還抵抗により入出力を接続したインバータを
前記発振振動子に並列に接続して成る発振回路におい
て、前記インバータに対して複数のＮＡＮＤゲートを各
々並列に接続すると共に、前記インバータに供給される
電源電圧の電圧レベルを検出してゲート開閉用の制御信
号を前記複数のＮＡＮＤゲートに送出する電圧検出回路
を設け、該検出した電圧レベルに応じて前記複数のＮＡ
ＮＤゲートを選択的に開閉することを特徴とした発振回
路。 - 【請求項３】前記電圧検出回路で検出した電源電圧レベ
ルが低いときは、前記動作状態にするトライステートイ
ンバータ、もしくは、前記開成するＮＡＮＤゲートの数
をより多くし、電源電圧レベルが高いときは前記数をよ
り少なくすることを特徴とした請求項１もしくは２記載
の発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19668894A JPH0865048A (ja) | 1994-08-22 | 1994-08-22 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19668894A JPH0865048A (ja) | 1994-08-22 | 1994-08-22 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0865048A true JPH0865048A (ja) | 1996-03-08 |
Family
ID=16361948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19668894A Pending JPH0865048A (ja) | 1994-08-22 | 1994-08-22 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0865048A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002097965A1 (de) * | 2001-05-31 | 2002-12-05 | Infineon Technologies Ag | Kompensierte oszillatorschaltung |
| US7042298B2 (en) | 2003-08-13 | 2006-05-09 | Matsushita Electric Industrial Co., Ltd. | Oscillator circuit and oscillation stabilizing method |
| JP2008147815A (ja) * | 2006-12-07 | 2008-06-26 | Sanyo Electric Co Ltd | 発振回路 |
-
1994
- 1994-08-22 JP JP19668894A patent/JPH0865048A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002097965A1 (de) * | 2001-05-31 | 2002-12-05 | Infineon Technologies Ag | Kompensierte oszillatorschaltung |
| US6816024B2 (en) | 2001-05-31 | 2004-11-09 | Infineon Technologies Ag | Oscillator circuit with switchable compensated amplifiers |
| US7042298B2 (en) | 2003-08-13 | 2006-05-09 | Matsushita Electric Industrial Co., Ltd. | Oscillator circuit and oscillation stabilizing method |
| CN100417012C (zh) * | 2003-08-13 | 2008-09-03 | 松下电器产业株式会社 | 振荡电路以及振荡稳定化方法 |
| JP2008147815A (ja) * | 2006-12-07 | 2008-06-26 | Sanyo Electric Co Ltd | 発振回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0569658B1 (en) | Signals generator having not-overlapping phases and high frequency | |
| US4321562A (en) | Crystal oscillator circuit capable of changing the number of inverter stages coupled in series | |
| JPH0257734B2 (ja) | ||
| KR0126849B1 (ko) | 공진 소자와 외부 클락 신호에 대한 응답으로 발진 신호를 생성하는 발진기 회로 | |
| JPH0562705B2 (ja) | ||
| JP2002344242A (ja) | 電圧制御発振器 | |
| JPS6087678A (ja) | インバ−タ制御回路 | |
| JPH0865048A (ja) | 発振回路 | |
| EP0996995B1 (en) | Integrated circuit comprising an oscillator | |
| JPH0254698B2 (ja) | ||
| US11942944B2 (en) | Oscillator with improved frequency stability | |
| JP4086049B2 (ja) | パワーオン・リセット回路 | |
| JPH04291809A (ja) | 発振制御回路 | |
| JPH0629743A (ja) | 発振回路 | |
| JPH0575343A (ja) | クロツク信号出力回路 | |
| US5859800A (en) | Data holding circuit and buffer circuit | |
| KR100333689B1 (ko) | 저전력지연회로 | |
| JPH04162820A (ja) | 電源投入リセット回路 | |
| JPH11251836A (ja) | 温度補償型発振器 | |
| KR910000192B1 (ko) | 모스를 이용한 전압발진 주파수 제어회로 | |
| JPH04273602A (ja) | 発振制御回路 | |
| JPH05119871A (ja) | リセツト回路 | |
| KR19990048765A (ko) | 크리스탈과 알시 겸용 발진 회로 | |
| JPS6230524B2 (ja) | ||
| JPS63172505A (ja) | 発振停止機能付ｃｍｏｓゲ−トアレイ発振回路装置 |