JPS63172505A - 発振停止機能付ｃｍｏｓゲ−トアレイ発振回路装置 - Google Patents
発振停止機能付ｃｍｏｓゲ−トアレイ発振回路装置Info
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- JPS63172505A JPS63172505A JP62003620A JP362087A JPS63172505A JP S63172505 A JPS63172505 A JP S63172505A JP 62003620 A JP62003620 A JP 62003620A JP 362087 A JP362087 A JP 362087A JP S63172505 A JPS63172505 A JP S63172505A
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- JP
- Japan
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- oscillation
- gate array
- cmos
- oscillation stop
- circuit device
- Prior art date
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- Pending
Links
- 230000010355 oscillation Effects 0.000 title claims abstract description 112
- 238000010586 diagram Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Oscillators With Electromechanical Resonators (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は発振停止可能なＣＭＯＳゲートアレイ発振回
路装置に関するものである。
路装置に関するものである。
［従来の技術］
第３図は従来の発振停止機能のないＣＭＯＳゲートアレ
イ発振回路装置を示す回路図である。
イ発振回路装置を示す回路図である。
図において、ＣＭＯＳゲートアレイ発振回路装置は、ゲ
ートアレイ上に設けられる内部発振回路と、この内部発
振回路に外付けされる外部共振回路とから構成される。
ートアレイ上に設けられる内部発振回路と、この内部発
振回路に外付けされる外部共振回路とから構成される。
内部発振回路において、発振入力用端子１は増幅および
反転作用を有するＣＭＯＳインバータ３を介して発振出
力用端子２に接続される。外部共振回路において、水晶
振動子などの発振子１０と帰還抵抗１１は発振入力用端
子１と発振出力用端子２間に互いに並列に接続される。
反転作用を有するＣＭＯＳインバータ３を介して発振出
力用端子２に接続される。外部共振回路において、水晶
振動子などの発振子１０と帰還抵抗１１は発振入力用端
子１と発振出力用端子２間に互いに並列に接続される。
容１１２はその一方電極が抵抗１１の一方端に接続され
、その他方電極が接地電位に接続される。容量１３はそ
の一方電極が抵抗１１の他方端に接続され、その他方電
極が接地電位に接続される。内部発振回路は外部共振回
路を駆動してＣＭＯＳゲートアレイ発振回路装置は発振
子１０の固有周波数に応じて発振動作を行なう。
、その他方電極が接地電位に接続される。容量１３はそ
の一方電極が抵抗１１の他方端に接続され、その他方電
極が接地電位に接続される。内部発振回路は外部共振回
路を駆動してＣＭＯＳゲートアレイ発振回路装置は発振
子１０の固有周波数に応じて発振動作を行なう。
第４図は従来の発振停止機能付ＣＭＯＳゲートアレイ発
振回路装置を示す回路図である。
振回路装置を示す回路図である。
図において、１．２は第３図と同様それぞれ発振入力用
端子、発振出力用端子であり、４は発振停止制御信号が
入力される制御端子、５はＣＭＯ８２人力ＮＡＮＤゲー
トである。
端子、発振出力用端子であり、４は発振停止制御信号が
入力される制御端子、５はＣＭＯ８２人力ＮＡＮＤゲー
トである。
この発振回路装置の動作について説明すると、発振停止
制御信号が“Ｈ”レベル（電源レベル）のとき、この発
振回路＠置は発振子１０の固有周波数に応じて発振動作
を行ない、発振停止１ｉ１１御信号が“し”レベル（接
地レベル）のとき、ＣＭＯ８２人力ＮＡＮＤゲート５出
力は強制的に゛Ｈ″レベルとされこの発振回路装置は発
振動作を停止する。
制御信号が“Ｈ”レベル（電源レベル）のとき、この発
振回路＠置は発振子１０の固有周波数に応じて発振動作
を行ない、発振停止１ｉ１１御信号が“し”レベル（接
地レベル）のとき、ＣＭＯ８２人力ＮＡＮＤゲート５出
力は強制的に゛Ｈ″レベルとされこの発振回路装置は発
振動作を停止する。
［発明が解決しようとする問題点］
従来の発振停止機能付ＣＭＯＳゲートアレイ発振回路装
置は以上のように構成されているので、発振停止機能の
ないＣＭＯＳゲートアレイ発振回路装置に比べてｎチャ
ンネルＭＯＳトランジスタ。
置は以上のように構成されているので、発振停止機能の
ないＣＭＯＳゲートアレイ発振回路装置に比べてｎチャ
ンネルＭＯＳトランジスタ。
ｎチャンネルＭＯＳトランジスタを各々１個余分にゲー
トアレイ上に設ける必要がある。このため、ＣＭＯＳゲ
ートアレイのように汎用性が高くつくられているものに
とってはチップサイズの大幅な増大を招いてしまうとい
う問題点があった。
トアレイ上に設ける必要がある。このため、ＣＭＯＳゲ
ートアレイのように汎用性が高くつくられているものに
とってはチップサイズの大幅な増大を招いてしまうとい
う問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、チップサイズを増大することなく安価に発振
停止機能付ＣＭＯＳゲートアレイ発振回路装置を得るこ
とを目的とする。
たもので、チップサイズを増大することなく安価に発振
停止機能付ＣＭＯＳゲートアレイ発振回路装置を得るこ
とを目的とする。
Ｌ問題点を解決するための手段］
この発明に係る発振停止機能付ＣＭＯＳゲートアレイ発
振回路装置は、従来の発振停止機能のないＣｔｖｌ Ｏ
Ｓゲートアレイ発！Ｓ回路装置において、ゲート・アレ
イ上に発振停止制御信号が入力される制御端子を設け、
グー１〜アレイがその入出力回路部に従来有している出
力用ＭＯＳトランジスタを発振停止制御用素子として利
用すべく、その一方電極を発振入力用端子とＣＭＯＳイ
ンバータとの接続点に接続し、その他方電極を所定電位
に接続し、そのゲート電極を制御端子に接続したもので
ある。
振回路装置は、従来の発振停止機能のないＣｔｖｌ Ｏ
Ｓゲートアレイ発！Ｓ回路装置において、ゲート・アレ
イ上に発振停止制御信号が入力される制御端子を設け、
グー１〜アレイがその入出力回路部に従来有している出
力用ＭＯＳトランジスタを発振停止制御用素子として利
用すべく、その一方電極を発振入力用端子とＣＭＯＳイ
ンバータとの接続点に接続し、その他方電極を所定電位
に接続し、そのゲート電極を制御端子に接続したもので
ある。
［作用］
この発明においてはＣＭＯＳゲートアレイがその入出力
回路部に従来有している出力用ＭＯＳトランジスタを発
振停止制御用素子として利用するので、発振停止制御用
素子としてＣＭＯＳゲートアレイ上に新たにＭＯＳト９
ンジスタを余分に追加して設ける必要がない。
回路部に従来有している出力用ＭＯＳトランジスタを発
振停止制御用素子として利用するので、発振停止制御用
素子としてＣＭＯＳゲートアレイ上に新たにＭＯＳト９
ンジスタを余分に追加して設ける必要がない。
【実施例］
以下、この発明の実施例を図について説明する。
なお、この実施例の説明において従来の技術の説明と重
複する部分については適宜その説明を省略する。
複する部分については適宜その説明を省略する。
第１図はこの発明の一実施例である発振停止機能付ＣＭ
ＯＳゲートアレイ発振回路装置を示す回路図である。
ＯＳゲートアレイ発振回路装置を示す回路図である。
この実施例の構成が第３図の発振停止機能のないＣＭＯ
Ｓゲートアレイ発振回路装置の構成と異なる点は以下の
点である。すなわち、オープンドレイン出力用ｎチャン
ネルＭＯＳトランジスタ６のドレインは発振入力用端子
１とＣＭＯＳインバータ３との接続点に接続され、その
ソースは接地電位に接続され、そのゲート電極は発振停
止制御信号が入力される制御端子４に接続される。
Ｓゲートアレイ発振回路装置の構成と異なる点は以下の
点である。すなわち、オープンドレイン出力用ｎチャン
ネルＭＯＳトランジスタ６のドレインは発振入力用端子
１とＣＭＯＳインバータ３との接続点に接続され、その
ソースは接地電位に接続され、そのゲート電極は発振停
止制御信号が入力される制御端子４に接続される。
このオープンドレイン出力用ｎチャンネルＭＯＳトラン
ジスタ６はＣＭＯＳゲートアレイがその入出力回路部に
従来有していたもので、この実施例においてはこのトラ
ンジスタ、を発振停止制御用素子として利用しており、
従来のＣＭＯ８２人力ＮＡＮＤゲートを用いて発振停止
制御を行なう場合のようにゲートアレイ上に新たにｎチ
ャンネルＭＯＳトランジスタ、ｎチャンネルＭＯＳトラ
ンジスタを各々１個余分に追加して設ける必要がない。
ジスタ６はＣＭＯＳゲートアレイがその入出力回路部に
従来有していたもので、この実施例においてはこのトラ
ンジスタ、を発振停止制御用素子として利用しており、
従来のＣＭＯ８２人力ＮＡＮＤゲートを用いて発振停止
制御を行なう場合のようにゲートアレイ上に新たにｎチ
ャンネルＭＯＳトランジスタ、ｎチャンネルＭＯＳトラ
ンジスタを各々１個余分に追加して設ける必要がない。
このため、チップサイズを増大することなく安価に発振
停止機能付ｃｖｏｓゲートアレイ発振回路装置を得るこ
とができる。
停止機能付ｃｖｏｓゲートアレイ発振回路装置を得るこ
とができる。
次にこの発振回路装置の動作について説明する。
発振停止制御信号が“Ｌ″レベル接地電位）のとき、オ
ープンドレイン出力用ｎチャンネルＭＯＳトランジスタ
６はカットオフ状態になり、この発振回路装置は発振子
１０の固有周波数に応じて発振動作を行なう。発振停止
制御信号が“Ｈ″レベル電源電位）のとき、オープンド
レイン出力用ｎチャンネルＭＯＳトランジスタ６はオン
状態となり、ＣＭＯＳインバータ３のゲート入力電位は
強制的に１１ルベルにプルダウンされてこの発振回路装
置は発振動作を停止する。
ープンドレイン出力用ｎチャンネルＭＯＳトランジスタ
６はカットオフ状態になり、この発振回路装置は発振子
１０の固有周波数に応じて発振動作を行なう。発振停止
制御信号が“Ｈ″レベル電源電位）のとき、オープンド
レイン出力用ｎチャンネルＭＯＳトランジスタ６はオン
状態となり、ＣＭＯＳインバータ３のゲート入力電位は
強制的に１１ルベルにプルダウンされてこの発振回路装
置は発振動作を停止する。
第２図はこの発明の他の実施例である発振停止機能付Ｃ
ＭＯＳゲートアレイ発振回路装置を示す回路図である。
ＭＯＳゲートアレイ発振回路装置を示す回路図である。
この実施例の構成が第３図のＣＭＯＳゲートアレイ発振
回路装置の構成と異なる点は以下の点である。すなわち
、オープンドレイン出力用ｐチレンネルＭＯＳトランジ
スタ７のドレインは発振入力用端子１とＣＭＯＳインバ
ータ３との接続点に接続され、そのソースは電位Ｖｃ、
ｃの電源に接続され、そのゲート電極は発振停止制御信
号が入力される制御端子４に接続される。
回路装置の構成と異なる点は以下の点である。すなわち
、オープンドレイン出力用ｐチレンネルＭＯＳトランジ
スタ７のドレインは発振入力用端子１とＣＭＯＳインバ
ータ３との接続点に接続され、そのソースは電位Ｖｃ、
ｃの電源に接続され、そのゲート電極は発振停止制御信
号が入力される制御端子４に接続される。
このオープンドレイン出力用ｐチャンネルＭＯＳトラン
ジスタ７はＣＭＯＳゲートアレイがその入出力回路部に
従来有していたもので、この実施例においてはこのトラ
ンジスタを発振停止制御用素子として利用しており、従
来のＣＭＯ３２人力ＮＡＮＤゲートを用いて発振停止制
御を行な）場合のようにゲートアレイ上に新たにｎチャ
ンネルＭＯＳトランジスタ、ｎチャンネルＭＯＳトラン
ジスタを各々１個余分に追加して設ける必要がない。こ
のため、この場合にもチップサイズを増大することなく
安価に発振停止機能付ＣＭ ＯＳゲートアレイ発振回路
装置を得ることができる。
ジスタ７はＣＭＯＳゲートアレイがその入出力回路部に
従来有していたもので、この実施例においてはこのトラ
ンジスタを発振停止制御用素子として利用しており、従
来のＣＭＯ３２人力ＮＡＮＤゲートを用いて発振停止制
御を行な）場合のようにゲートアレイ上に新たにｎチャ
ンネルＭＯＳトランジスタ、ｎチャンネルＭＯＳトラン
ジスタを各々１個余分に追加して設ける必要がない。こ
のため、この場合にもチップサイズを増大することなく
安価に発振停止機能付ＣＭ ＯＳゲートアレイ発振回路
装置を得ることができる。
次にこの発振回路装置の動作について説明する。
発振停止制御信号がＨｅ＋レベル（１１１１電位）のと
き、オーブンドレイン出力用ｐチ１ｔンネルＭＯＳトラ
ンジスタ７はカッ１−オフ状態になり、この発振回路装
置は発振子１０の固有周波数に応じて発振動作を行なう
。発振停止制御信号が“し”レベル（接地電位）のとき
、オープンドレイン出力用ｐチャンネルＭＯＳトランジ
スタ７はオン状態となり、ＣＭＯＳインバータ３のゲー
ト入力電位は強制的に“Ｈ″レベルプルアップされてこ
の発振回路装置は発振動作を停止する。
き、オーブンドレイン出力用ｐチ１ｔンネルＭＯＳトラ
ンジスタ７はカッ１−オフ状態になり、この発振回路装
置は発振子１０の固有周波数に応じて発振動作を行なう
。発振停止制御信号が“し”レベル（接地電位）のとき
、オープンドレイン出力用ｐチャンネルＭＯＳトランジ
スタ７はオン状態となり、ＣＭＯＳインバータ３のゲー
ト入力電位は強制的に“Ｈ″レベルプルアップされてこ
の発振回路装置は発振動作を停止する。
［発明の効果］
以上のようにこの発明によれば、ＣＭＯＳゲートアレイ
がその入出力回路部に従来有している出力用トランジス
タを発振停止制御用素子として利用するので、ＣＭＯＳ
ゲートアレイ上に新たに発振停止制御用のＭＯＳ トラ
ンジスタを追加することなく発振停止制御が可能となる
。このため、チップサイズを増大することなく安価に発
振停止機能付ＣＭＯＳゲートアレイ発振回路装置を得る
ことができる。
がその入出力回路部に従来有している出力用トランジス
タを発振停止制御用素子として利用するので、ＣＭＯＳ
ゲートアレイ上に新たに発振停止制御用のＭＯＳ トラ
ンジスタを追加することなく発振停止制御が可能となる
。このため、チップサイズを増大することなく安価に発
振停止機能付ＣＭＯＳゲートアレイ発振回路装置を得る
ことができる。
第１図はこの発明の一実施例である発振停止機能付ＣＭ
ＯＳゲートアレイ発振回路装置を示す回路図である。 第２図はこの発明の他の実施例である発振停止機能付Ｃ
ＭＯＳゲートアレイ発振回路装置を示す回路図である。 第３図は従来の発振停止機能のないＣＭＯＳゲートアレ
イ発振回路装置を示す回路図である。 第４図は従来の発振停止機能付ＣＭＯＳゲートアレイ発
振回路装置を示す回路図である。 図において、１は発振入力用端子、２は発振出力用端子
、３はｃｖｏｓインバータ、４は制ｍ＋端子、６はオー
ブンドレイン出力用ｎチャンネルＭＯＳトランジスタ、
７はオーブンドレイン出力用ｐチャンネルＭＯＳトラン
ジスタ、１０は発振子、１１は帰還抵抗、１２．１３は
会員である。 なお、各図中同一符号は同一または相当部分を示す。
ＯＳゲートアレイ発振回路装置を示す回路図である。 第２図はこの発明の他の実施例である発振停止機能付Ｃ
ＭＯＳゲートアレイ発振回路装置を示す回路図である。 第３図は従来の発振停止機能のないＣＭＯＳゲートアレ
イ発振回路装置を示す回路図である。 第４図は従来の発振停止機能付ＣＭＯＳゲートアレイ発
振回路装置を示す回路図である。 図において、１は発振入力用端子、２は発振出力用端子
、３はｃｖｏｓインバータ、４は制ｍ＋端子、６はオー
ブンドレイン出力用ｎチャンネルＭＯＳトランジスタ、
７はオーブンドレイン出力用ｐチャンネルＭＯＳトラン
ジスタ、１０は発振子、１１は帰還抵抗、１２．１３は
会員である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (3)
- （１）ＣＭＯＳゲートアレイ上に、発振入力用端子と、
発振出力用端子と、該発振入力用端子と該発振出力用端
子間に接続されるＣＭＯＳインバータとから構成される
内部発振回路が設けられており、該内部発振回路に発振
子を含む発振手段が外付けされて構成されるＣＭＯＳゲ
ートアレイ発振回路装置において、 前記ＣＭＯＳゲートアレイ上に設けられ、発振停止制御
信号が入力される制御端子と、 前記ＣＭＯＳゲートアレイ上に設けられ、その一方電極
が前記発振入力用端子と前記ＣＭＯＳインバータとの接
続点に接続され、その他方電極が所定電位に接続され、
そのゲート電極が前記制御端子に接続されるＭＯＳトラ
ンジスタとを備え、前記ＭＯＳトランジスタは前記ＣＭ
ＯＳゲートアレイの入出力回路部が有している出力用Ｍ
ＯＳトランジスタを利用することを特徴とする発振停止
機能付ＣＭＯＳゲートアレイ発振回路装置。 - （２）前記ＭＯＳトランジスタはｎチャンネルＭＯＳト
ランジスタであり、 前記所定電位は接地電位である特許請求の範囲第１項記
載の発振停止機能付ＣＭＯＳゲートアレイ発振回路装置
。 - （３）前記ＭＯＳトランジスタはｐチャンネルＭＯＳト
ランジスタであり、 前記所定電位は電源電位である特許請求の範囲第１項記
載の発振停止機能付ＣＭＯＳゲートアレイ発振回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62003620A JPS63172505A (ja) | 1987-01-09 | 1987-01-09 | 発振停止機能付ｃｍｏｓゲ−トアレイ発振回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62003620A JPS63172505A (ja) | 1987-01-09 | 1987-01-09 | 発振停止機能付ｃｍｏｓゲ−トアレイ発振回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63172505A true JPS63172505A (ja) | 1988-07-16 |
Family
ID=11562539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62003620A Pending JPS63172505A (ja) | 1987-01-09 | 1987-01-09 | 発振停止機能付ｃｍｏｓゲ−トアレイ発振回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63172505A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0212546A (ja) * | 1988-05-05 | 1990-01-17 | Thomson Consumer Electron Inc | メモリ保持システム |
| JPH02274103A (ja) * | 1989-04-17 | 1990-11-08 | Nec Corp | 発振回路 |
| JP2004194336A (ja) * | 2002-12-11 | 2004-07-08 | Dialog Semiconductor Gmbh | 高品質並列共振発振器 |
-
1987
- 1987-01-09 JP JP62003620A patent/JPS63172505A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0212546A (ja) * | 1988-05-05 | 1990-01-17 | Thomson Consumer Electron Inc | メモリ保持システム |
| JPH02274103A (ja) * | 1989-04-17 | 1990-11-08 | Nec Corp | 発振回路 |
| JP2004194336A (ja) * | 2002-12-11 | 2004-07-08 | Dialog Semiconductor Gmbh | 高品質並列共振発振器 |
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