JPH05119871A - リセツト回路 - Google Patents
リセツト回路Info
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- JPH05119871A JPH05119871A JP3277624A JP27762491A JPH05119871A JP H05119871 A JPH05119871 A JP H05119871A JP 3277624 A JP3277624 A JP 3277624A JP 27762491 A JP27762491 A JP 27762491A JP H05119871 A JPH05119871 A JP H05119871A
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- Japan
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- power
- voltage
- reset
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Abstract
(57)【要約】
【目的】マイクロコンピュータに用いられる、パワー・
オン・クリア回路のリセット電圧を検出する。 【構成】従来例図２に、出力端子とＮｃｈオープンドレ
インを設け、出力端子とリセット入力端子を接続して、
リセットをかける。また、出力端子にプルアップ抵抗を
接続して、パワー・オン・クリア回路の電圧を検出す
る。
オン・クリア回路のリセット電圧を検出する。 【構成】従来例図２に、出力端子とＮｃｈオープンドレ
インを設け、出力端子とリセット入力端子を接続して、
リセットをかける。また、出力端子にプルアップ抵抗を
接続して、パワー・オン・クリア回路の電圧を検出す
る。
Description
【０００１】
【産業上の利用分野】本発明は、リセット回路に関し、
特に、リモコン用マイクロ・コンピュータで動作するリ
セット回路に関する。
特に、リモコン用マイクロ・コンピュータで動作するリ
セット回路に関する。
【０００２】
【従来の技術】従来のリセット回路は、図２に示すよう
に、抵抗２１とコンデンサ２２と入力端子２３で構成さ
れる時定数回路と、入力端子２３と、リセット要因信号
と、パワー・オン・クリア回路２５の出力を入力し、リ
セット信号を出力するＮＡＮＤゲート２４で構成されて
いる。
に、抵抗２１とコンデンサ２２と入力端子２３で構成さ
れる時定数回路と、入力端子２３と、リセット要因信号
と、パワー・オン・クリア回路２５の出力を入力し、リ
セット信号を出力するＮＡＮＤゲート２４で構成されて
いる。
【０００３】次に図２の動作を説明する。コンデンサ２
２に電荷がない状態で電源を投入すると、抵抗２１とコ
ンデンサ２２の時定数で入力端子２３の電圧が上昇し、
ＮＡＮＤゲート２４のＰｃｈトランジスタのしきい値Ｖ
TPになるまで、リセット信号“Ｈ”を出力する。また、
リセット要因信号及びパワー・オン・クリア回路２５の
出力のどちらかが“Ｌ”の場合も、ＮＡＮＤゲート２４
よりリセット信号“Ｈ”を出力し、入力端子２３にグラ
ンドに接続しても、リセット信号“Ｈ”が発生される。
ここで、ＮＡＮＤゲート２４に入力するリセット要因信
号は、マイクロ・コンピュータが動作している状態で誤
動作した場合に、“Ｌ”を発生する信号である。
２に電荷がない状態で電源を投入すると、抵抗２１とコ
ンデンサ２２の時定数で入力端子２３の電圧が上昇し、
ＮＡＮＤゲート２４のＰｃｈトランジスタのしきい値Ｖ
TPになるまで、リセット信号“Ｈ”を出力する。また、
リセット要因信号及びパワー・オン・クリア回路２５の
出力のどちらかが“Ｌ”の場合も、ＮＡＮＤゲート２４
よりリセット信号“Ｈ”を出力し、入力端子２３にグラ
ンドに接続しても、リセット信号“Ｈ”が発生される。
ここで、ＮＡＮＤゲート２４に入力するリセット要因信
号は、マイクロ・コンピュータが動作している状態で誤
動作した場合に、“Ｌ”を発生する信号である。
【０００４】パワー・オン・クリア回路２５を図３を用
いて説明する。
いて説明する。
【０００５】ソース側に電源を接続し、ドレイン側とゲ
ート側を接続したＰｃｈトランジスタ３１と、Ｐｃｈト
ランジスタ３１のドレイン側を一方に接続し、他方をグ
ランドに接続する抵抗３２とコンデンサ３３と、一方を
電源に接続し、他方をインバータ３６の入力とＮｃｈト
ランジスタ３５のドレイン側に接続する抵抗３４と、ゲ
ート側をＰｃｈトランジスタ３１のドレイン側に接続
し、ソース側をグランドに接続するＮｃｈトランジスタ
３５で構成されている。
ート側を接続したＰｃｈトランジスタ３１と、Ｐｃｈト
ランジスタ３１のドレイン側を一方に接続し、他方をグ
ランドに接続する抵抗３２とコンデンサ３３と、一方を
電源に接続し、他方をインバータ３６の入力とＮｃｈト
ランジスタ３５のドレイン側に接続する抵抗３４と、ゲ
ート側をＰｃｈトランジスタ３１のドレイン側に接続
し、ソース側をグランドに接続するＮｃｈトランジスタ
３５で構成されている。
【０００６】コンデンサ３３に電荷がない状態で電源を
投入すると、Ｐｃｈトランジスタ３１がしきい値ＶTPに
なり、ＯＦＦ動作するまで抵抗３２，コンデンサ３３に
電流が流れ、コンデンサ３３に電荷がたくわえられる。
同時に、Ｎｃｈトランジスタ３５のゲート電圧がしきい
値ＶTNに達すると、ＯＮ動作し、インバータ３６の入力
は“Ｌ”になる。インバータ３６の出力であるパワー・
オン・クリア信号は、Ｎｃｈトランジスタ３５がＯＮ動
作するまでの間、“Ｌ”を出力する。
投入すると、Ｐｃｈトランジスタ３１がしきい値ＶTPに
なり、ＯＦＦ動作するまで抵抗３２，コンデンサ３３に
電流が流れ、コンデンサ３３に電荷がたくわえられる。
同時に、Ｎｃｈトランジスタ３５のゲート電圧がしきい
値ＶTNに達すると、ＯＮ動作し、インバータ３６の入力
は“Ｌ”になる。インバータ３６の出力であるパワー・
オン・クリア信号は、Ｎｃｈトランジスタ３５がＯＮ動
作するまでの間、“Ｌ”を出力する。
【０００７】電源電圧がＰｃｈトランジスタ３１のしき
い値ＶTPに達すると、Ｐｃｈトランジスタ３１は、ＯＦ
Ｆ動作し、コンデンサ３３は、放電するため、Ｐｃｈト
ランジスタ３１のゲート電圧が下がる。すると、Ｐｃｈ
トランジスタ３１はＯＮ動作し、また、コンデンサ３１
に充電する。前記動作を繰り返し、Ｎｃｈトランジスタ
３５のゲート電圧を一定に保ち、電源電圧が、変動しな
い限り、インバータ３６は、“Ｌ”を入力し、“Ｈ”を
出力し続ける。
い値ＶTPに達すると、Ｐｃｈトランジスタ３１は、ＯＦ
Ｆ動作し、コンデンサ３３は、放電するため、Ｐｃｈト
ランジスタ３１のゲート電圧が下がる。すると、Ｐｃｈ
トランジスタ３１はＯＮ動作し、また、コンデンサ３１
に充電する。前記動作を繰り返し、Ｎｃｈトランジスタ
３５のゲート電圧を一定に保ち、電源電圧が、変動しな
い限り、インバータ３６は、“Ｌ”を入力し、“Ｈ”を
出力し続ける。
【０００８】
【発明が解決しようとする課題】この従来例のリセット
回路では、入力端子３やリセット要因信号と同じ様に、
パワー・オン・クリア回路の出力も、リセット信号を発
生させているため、パワー・オン・クリア電圧は、リセ
ット信号によって、マイクロ・コンピュータ内部にリセ
ットがかかる電圧となる。しかし、リセット要因信号に
よるリセットも考えられるため、正しくパワー・オン・
クリア電圧を検出できないという問題点があった。
回路では、入力端子３やリセット要因信号と同じ様に、
パワー・オン・クリア回路の出力も、リセット信号を発
生させているため、パワー・オン・クリア電圧は、リセ
ット信号によって、マイクロ・コンピュータ内部にリセ
ットがかかる電圧となる。しかし、リセット要因信号に
よるリセットも考えられるため、正しくパワー・オン・
クリア電圧を検出できないという問題点があった。
【０００９】また、マイクロ・コンピュータの最低動作
電圧を検出する場合、最低動作電圧以上でパワー・オン
・クリアが動作するため、リセットがかかり、最低動作
電圧を検出できない問題点があった。
電圧を検出する場合、最低動作電圧以上でパワー・オン
・クリアが動作するため、リセットがかかり、最低動作
電圧を検出できない問題点があった。
【００１０】
【課題を解決するための手段】本発明は抵抗とコンデン
サと入力端子で構成される時定数回路と、前記時定数回
路の出力と、リセット要因信号を入力するＮＡＮＤゲー
トを持ち、パワー・オン・リセット回路と、前記パワー
・オン・クリア回路の出力をゲート側に入力し、ソース
側をグランドに接続し、ドレイン側を出力端子としたＮ
ｃｈトランジスタを有するパワー・オン・クリア電圧検
出回路を備えている。
サと入力端子で構成される時定数回路と、前記時定数回
路の出力と、リセット要因信号を入力するＮＡＮＤゲー
トを持ち、パワー・オン・リセット回路と、前記パワー
・オン・クリア回路の出力をゲート側に入力し、ソース
側をグランドに接続し、ドレイン側を出力端子としたＮ
ｃｈトランジスタを有するパワー・オン・クリア電圧検
出回路を備えている。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明の一実施例のリセット回路で
ある。抵抗１１とコンデンサ１２と入力端子１３で構成
される時定数回路と入力端子１３と、リセット要因信号
を入力し、リセット信号を出力するＮＡＮＤゲート１４
と、出力端子１５とＮｃｈトランジスタ１６とパワー・
オン・クリア回路１７とインバータ２０で構成されるパ
ワー・オン・クリア電圧検出回路を有し、入力端子１３
と出力端子１５とプルアップ抵抗１８を接続切換するＳ
Ｗ１９を持つ。電源電圧が投入されると、抵抗１１とコ
ンデンサ１２の時定数で電圧が上昇し、ＮＡＮＤゲート
１４のＰｃｈしきい値電圧ＶTPに達するまでリセット信
号“Ｈ”を出力する。リセット要因信号が“Ｌ”の場合
もリセット信号は発生し、また、ＳＷ１９が入力端子１
３側の場合、パワー・オン・クリア回路１７が設定され
た電圧（マイクロ・コンピュータの動作電圧近辺）でイ
ンバータ２０が“Ｈ”を出力し、Ｎｃｈトランジスタ１
６のＯＮ動作により入力端子１３のレベルを“Ｌ”にす
る。入力端子１３がＬの場合、ＮＡＮＤゲート１４は、
リセット信号を発生する。
ある。抵抗１１とコンデンサ１２と入力端子１３で構成
される時定数回路と入力端子１３と、リセット要因信号
を入力し、リセット信号を出力するＮＡＮＤゲート１４
と、出力端子１５とＮｃｈトランジスタ１６とパワー・
オン・クリア回路１７とインバータ２０で構成されるパ
ワー・オン・クリア電圧検出回路を有し、入力端子１３
と出力端子１５とプルアップ抵抗１８を接続切換するＳ
Ｗ１９を持つ。電源電圧が投入されると、抵抗１１とコ
ンデンサ１２の時定数で電圧が上昇し、ＮＡＮＤゲート
１４のＰｃｈしきい値電圧ＶTPに達するまでリセット信
号“Ｈ”を出力する。リセット要因信号が“Ｌ”の場合
もリセット信号は発生し、また、ＳＷ１９が入力端子１
３側の場合、パワー・オン・クリア回路１７が設定され
た電圧（マイクロ・コンピュータの動作電圧近辺）でイ
ンバータ２０が“Ｈ”を出力し、Ｎｃｈトランジスタ１
６のＯＮ動作により入力端子１３のレベルを“Ｌ”にす
る。入力端子１３がＬの場合、ＮＡＮＤゲート１４は、
リセット信号を発生する。
【００１３】ＳＷ１９は、入力端子１３側に接続した時
パワー・オン・クリア回路１７によるリセットを行い、
プルアップ抵抗１８側に接続した時、テストモードとな
り電源電圧を変動させた場合、パワー・オン・クリア回
路１７が設定された電圧で“Ｌ”を出力し、インバータ
２０を介してＮｃｈトランジスタ１６をＯＮさせるた
め、出力端子１５は、“Ｈ”から“Ｌ”へかわり、パワ
ー・オン・クリア電圧の検出が可能となる。
パワー・オン・クリア回路１７によるリセットを行い、
プルアップ抵抗１８側に接続した時、テストモードとな
り電源電圧を変動させた場合、パワー・オン・クリア回
路１７が設定された電圧で“Ｌ”を出力し、インバータ
２０を介してＮｃｈトランジスタ１６をＯＮさせるた
め、出力端子１５は、“Ｈ”から“Ｌ”へかわり、パワ
ー・オン・クリア電圧の検出が可能となる。
【００１４】以上の動作を図５のタイミングチャートに
示す。
示す。
【００１５】他の実施例を図４に示す。本実施例では図
１のＮＡＮＤゲート１４をインバータ４４にし、インバ
ータ２０をＮＡＮＤゲート４７にし、ＮＡＮＤゲート４
７に、リセット要因信号をラッチ４８を介して入力す
る。
１のＮＡＮＤゲート１４をインバータ４４にし、インバ
ータ２０をＮＡＮＤゲート４７にし、ＮＡＮＤゲート４
７に、リセット要因信号をラッチ４８を介して入力す
る。
【００１６】次に動作を説明する。電源電圧が抵抗４１
とコンデンサ４２の時定数で上昇し、インバータ４４の
しきい値に達するまでリセット信号を発生する。
とコンデンサ４２の時定数で上昇し、インバータ４４の
しきい値に達するまでリセット信号を発生する。
【００１７】ＳＷ５１を入力端子４３側にした時、ＮＡ
ＮＤゲート４７の入力である、パワー・オン・クリア回
路４９の出力かリセット要因信号を書き込み信号で出力
するラッチ４８の出力ＱでＮｃｈオープンドレイン４６
をＯＮ動作し、入力端子４３を“Ｌ”にし、リセット信
号を発生させる。
ＮＤゲート４７の入力である、パワー・オン・クリア回
路４９の出力かリセット要因信号を書き込み信号で出力
するラッチ４８の出力ＱでＮｃｈオープンドレイン４６
をＯＮ動作し、入力端子４３を“Ｌ”にし、リセット信
号を発生させる。
【００１８】ＳＷ５１をプルアップ抵抗側にした場合、
入力端子４３を“Ｌ”固定にし、ラッチ４８をリセット
してＮＡＮＤ４７の入力の一方を“Ｈ”固定にしながら
電源電圧を変動させて、パワー・オン・クリア回路４９
の出力をＮＡＮＤゲート４７の他方に入力し、Ｎｃｈオ
ープンドレイン４６を介して、出力端子４５に出力す
る。
入力端子４３を“Ｌ”固定にし、ラッチ４８をリセット
してＮＡＮＤ４７の入力の一方を“Ｈ”固定にしながら
電源電圧を変動させて、パワー・オン・クリア回路４９
の出力をＮＡＮＤゲート４７の他方に入力し、Ｎｃｈオ
ープンドレイン４６を介して、出力端子４５に出力す
る。
【００１９】また、電源電圧を一定にし、マイクロ・コ
ンピュータを動作させる場合リセット要因信号を書き込
み信号のタイミングでラッチ４８により、ＮＡＮＤゲー
ト４７を介して、出力端子４５に出力できる。
ンピュータを動作させる場合リセット要因信号を書き込
み信号のタイミングでラッチ４８により、ＮＡＮＤゲー
ト４７を介して、出力端子４５に出力できる。
【００２０】
【発明の効果】以上説明したように本発明は、出力端子
を設け、Ｎｃｈトランジスタのソースをグランドに、ゲ
ートをパワー・オン・クリア回路に、ドレインを出力端
子に接続したので、出力端子をリセットの入力端子に接
続した場合は、リセットの要因となり、出力端子にプル
アップ抵抗を接続した場合はパワー・オン・クリア電圧
の検出ができるという効果がある。
を設け、Ｎｃｈトランジスタのソースをグランドに、ゲ
ートをパワー・オン・クリア回路に、ドレインを出力端
子に接続したので、出力端子をリセットの入力端子に接
続した場合は、リセットの要因となり、出力端子にプル
アップ抵抗を接続した場合はパワー・オン・クリア電圧
の検出ができるという効果がある。
【図１】本発明の一実施例の回路図。
【図２】従来例の回路図。
【図３】図１，図２，図４に示したパワー・オン・クリ
ア回路の回路図。
ア回路の回路図。
【図４】他の実施例図。
【図５】図１のタイミングチャート。
Claims (2)
- 【請求項１】 一方が電源に接続された抵抗と、一方が
グランドに接続されたコンデンサと、前記抵抗の他方と
前記コンデンサの他方を第１の入力、ＲＥＳＥＴ要因信
号を第２の入力とし、リセット信号を出力するＮＡＮＤ
ゲートを持ち、電源電圧が投入された時、リセットをか
けるパワー・オン・クリア回路と、前記パワー・オン・
クリア回路の出力をゲート入力とし、ソース側をグラン
ドに接続されたＮｃｈトランジスタを有し、前記Ｎｃｈ
トランジスタのドレイン側を出力端子とし、前記ＮＡＮ
Ｄゲートの第１の入力を入力端子とすることを特徴とす
るリセット回路。 - 【請求項２】 前記出力端子と、入力端子とを共通に接
続したことを特徴とする請求項１記載のリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3277624A JP2776093B2 (ja) | 1991-10-24 | 1991-10-24 | リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3277624A JP2776093B2 (ja) | 1991-10-24 | 1991-10-24 | リセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05119871A true JPH05119871A (ja) | 1993-05-18 |
| JP2776093B2 JP2776093B2 (ja) | 1998-07-16 |
Family
ID=17586021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3277624A Expired - Lifetime JP2776093B2 (ja) | 1991-10-24 | 1991-10-24 | リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2776093B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004097608A1 (ja) * | 2003-04-25 | 2004-11-11 | Nec Corporation | リセット回路とディジタル通信装置 |
| US8564338B2 (en) | 2008-03-03 | 2013-10-22 | Thomson Licensing | Switchable load for initializing an output voltage of a power supply |
| US9209797B2 (en) | 2009-02-04 | 2015-12-08 | Ps4 Luxco S.A.R.L. | Semiconductor device |
-
1991
- 1991-10-24 JP JP3277624A patent/JP2776093B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004097608A1 (ja) * | 2003-04-25 | 2004-11-11 | Nec Corporation | リセット回路とディジタル通信装置 |
| US7239187B2 (en) | 2003-04-25 | 2007-07-03 | Nec Corporation | Reset circuit and digital communication apparatus |
| US8564338B2 (en) | 2008-03-03 | 2013-10-22 | Thomson Licensing | Switchable load for initializing an output voltage of a power supply |
| US9209797B2 (en) | 2009-02-04 | 2015-12-08 | Ps4 Luxco S.A.R.L. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2776093B2 (ja) | 1998-07-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980331 |