JPH04129321A - 遅延回路 - Google Patents
遅延回路Info
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- JPH04129321A JPH04129321A JP2250857A JP25085790A JPH04129321A JP H04129321 A JPH04129321 A JP H04129321A JP 2250857 A JP2250857 A JP 2250857A JP 25085790 A JP25085790 A JP 25085790A JP H04129321 A JPH04129321 A JP H04129321A
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- capacitor
- delay circuit
- charging
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- 239000003990 capacitor Substances 0.000 claims abstract description 48
- 238000007599 discharging Methods 0.000 claims abstract description 18
- 230000007423 decrease Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は遅延回路に関し、特に積分回路を用いた遅延回
路に間する。
路に間する。
積分回路を用いた遅延回路は、第３図に示すように入力
端子１１への入力信号を受けるインバータ１と、遅延時
間を発生するために抵抗２とコンデンサ３とで構成され
る積分回路と、節点１３におけるこの積分回路の出力信
号を波形整形するためのインバータ素子４とで構成され
ている。
端子１１への入力信号を受けるインバータ１と、遅延時
間を発生するために抵抗２とコンデンサ３とで構成され
る積分回路と、節点１３におけるこの積分回路の出力信
号を波形整形するためのインバータ素子４とで構成され
ている。
一般に遅延回路は、入力された信号の幅が遅延時間より
長いときでもその８カは入力信号と同じ幅を持つことが
望ましい。すなわち、入力信号が遅延時間後に出力され
るのが理想である。しかしながら第３図の従来の遅延回
路では、入力の信号幅が遅延時間に対し充分長くない場
合に出力の信号幅が入力の信号幅よりもかなり短くなっ
てしまうという問題がある。
長いときでもその８カは入力信号と同じ幅を持つことが
望ましい。すなわち、入力信号が遅延時間後に出力され
るのが理想である。しかしながら第３図の従来の遅延回
路では、入力の信号幅が遅延時間に対し充分長くない場
合に出力の信号幅が入力の信号幅よりもかなり短くなっ
てしまうという問題がある。
上記の問題点を第４区をも用いて説明する。入力端子１
１に加えられインバータ１に入力される信号が「０」か
ら「１」に変化すると、コンデンサ３の電圧すなわち節
点１３における積分回路出力電圧がコンデンサの放電に
よって減少し始める。この電圧はインバータ４の入力信
号に相当し、遅延回路の遅延時間経過後にインバータ４
のしきい値電圧４ａよりも小さくなり、インバータ４の
出力は「０」から「１」に変化する。しかしながらイン
バータ１の入力信号の幅が短かいので、コンデンサ３の
電圧が充分放電される前にインバータ１の出力が立上っ
てしまい、コンデンサ３が充電状態になるため節点１３
の電圧はすぐにインバータ４のしきい値電圧４ａより大
きくなりインバータ４の出力は「１」から「０」にすぐ
に変化してしまう、このため出力端子１２に得られるイ
ンバータ４の出力信号の幅は入力端子１１に加えられた
入力信号の幅よりも小さくなってし才う。
１に加えられインバータ１に入力される信号が「０」か
ら「１」に変化すると、コンデンサ３の電圧すなわち節
点１３における積分回路出力電圧がコンデンサの放電に
よって減少し始める。この電圧はインバータ４の入力信
号に相当し、遅延回路の遅延時間経過後にインバータ４
のしきい値電圧４ａよりも小さくなり、インバータ４の
出力は「０」から「１」に変化する。しかしながらイン
バータ１の入力信号の幅が短かいので、コンデンサ３の
電圧が充分放電される前にインバータ１の出力が立上っ
てしまい、コンデンサ３が充電状態になるため節点１３
の電圧はすぐにインバータ４のしきい値電圧４ａより大
きくなりインバータ４の出力は「１」から「０」にすぐ
に変化してしまう、このため出力端子１２に得られるイ
ンバータ４の出力信号の幅は入力端子１１に加えられた
入力信号の幅よりも小さくなってし才う。
遅延時間を長くするために抵抗２あるいはコンデンサ３
の値を大きくすると、インバータ４に入力される信号は
時間軸に対しなだらかな変化となり、その信号にノイズ
信号が乗りやすく、インバータ４のしきい値電圧４ａ付
近でその出力信号が第４図に１２ａで示すように変化を
受けて次段の回路に悪影響を与える。例えば次段がカウ
ンタのクロック入力である場合に誤カウントする恐れが
ある。
の値を大きくすると、インバータ４に入力される信号は
時間軸に対しなだらかな変化となり、その信号にノイズ
信号が乗りやすく、インバータ４のしきい値電圧４ａ付
近でその出力信号が第４図に１２ａで示すように変化を
受けて次段の回路に悪影響を与える。例えば次段がカウ
ンタのクロック入力である場合に誤カウントする恐れが
ある。
したがって本発明の目的は、遅延時間よりも充分長くな
い入力信号に対して信号幅が短かくならない出力信号を
得ることのできる遅延回路を提供することにある。
い入力信号に対して信号幅が短かくならない出力信号を
得ることのできる遅延回路を提供することにある。
本発明の他の目的は、出力信号の変化点においてノイズ
に影響されにくい遅延回路を提供することにある。
に影響されにくい遅延回路を提供することにある。
本発明は、入力インバータと、出力インバータと、これ
ら入力インバータおよび出力インバータの間に接続され
た抵抗およびコンデンサを含む積分回路とを有する遅延
回路において、出力インバータの出力の変化を受けてコ
ンデンサを充放電する手段を設けたことを特徴とする。
ら入力インバータおよび出力インバータの間に接続され
た抵抗およびコンデンサを含む積分回路とを有する遅延
回路において、出力インバータの出力の変化を受けてコ
ンデンサを充放電する手段を設けたことを特徴とする。
好ましくは、コンデンサを充放電する手段は出力インバ
ータの出力端に接続された充放電用インバータと、この
充放電用インバータの出力端とコンデンサの一端との間
に接続された充放電路とを有する。充放電路は、好まし
くは入力インバータの出力によって制御されるスイッチ
を含む。
ータの出力端に接続された充放電用インバータと、この
充放電用インバータの出力端とコンデンサの一端との間
に接続された充放電路とを有する。充放電路は、好まし
くは入力インバータの出力によって制御されるスイッチ
を含む。
あるいは本発明においては、コンデンサと、入力インバ
ータと、この入力インバータのａカの変化を受けてコン
デンサを徐々に充放電するための手段と、コンデンサの
電圧を受けて出力信号を生ずる出力インバータとを有す
る遅延回路において、コンデンサの電圧が出力インバー
タのしきい値電圧よりも低くなったことを検知してコン
デンサを放電する手段を設ける。好ましくは、さらにコ
ンデンサの電圧が出力インバータのしきい値を越えたこ
とを検知してコンデンサを充電する手段を設ける。
ータと、この入力インバータのａカの変化を受けてコン
デンサを徐々に充放電するための手段と、コンデンサの
電圧を受けて出力信号を生ずる出力インバータとを有す
る遅延回路において、コンデンサの電圧が出力インバー
タのしきい値電圧よりも低くなったことを検知してコン
デンサを放電する手段を設ける。好ましくは、さらにコ
ンデンサの電圧が出力インバータのしきい値を越えたこ
とを検知してコンデンサを充電する手段を設ける。
本発明の具体的態様においては、抵抗およびコンデンサ
による積分回路の入出力側に第１および第２のインバー
タを接続した遅延回路において、遅延回路の出力端子に
接続された第３のインバータと、第３のインバータの出
力端にアノードおよびカソードがそれぞれ接続された第
１および第２のダイオードと、第１のダイオードのカソ
ードと積分回路のコンデンサおよび抵抗の接続点との間
に接続した第１のスイッチと、第２のダイオードのアノ
ードと接続点との間に接続された第２のスイッチと、遅
延回路の入力信号に応じて第１および第２のスイッチを
制御して入力信号の状態により第１および第２のスイッ
チの一方のみを導通させる手段とを含む。
による積分回路の入出力側に第１および第２のインバー
タを接続した遅延回路において、遅延回路の出力端子に
接続された第３のインバータと、第３のインバータの出
力端にアノードおよびカソードがそれぞれ接続された第
１および第２のダイオードと、第１のダイオードのカソ
ードと積分回路のコンデンサおよび抵抗の接続点との間
に接続した第１のスイッチと、第２のダイオードのアノ
ードと接続点との間に接続された第２のスイッチと、遅
延回路の入力信号に応じて第１および第２のスイッチを
制御して入力信号の状態により第１および第２のスイッ
チの一方のみを導通させる手段とを含む。
次に、本発明について図面を参照して説明する。
第１図を参照すると、本発明の一実施例の遅延回路は、
入力端子１１に加えられる入力信号を受けるためのイン
バータ１と、抵抗２およびコンデンサ３からなる遅延時
間を発生する積分回路と、抵抗２およびコンデンサ３の
接続点である節点１３における積分回路の出力を受ける
ためのインバータ４と、インバータ４の出力すなわち遅
延回路の出力信号をとり出す出力端子１２と、この出力
端子１２に接続され出力信号の反転信号を出力するため
のインバータ５と、このインバータ５の出力端１５に順
方向に接続されコンデンサ３の電荷を充電するためのダ
イオード８と、インバータ５の出力端１５に逆方向に接
続されコンデンサ３の電荷を放電するためのダイオード
１０と、入力側のインバータ１の出力端１４に接続され
インバータ１の出力の反転信号を出力するインバータ６
と、ダイオード８のカソードと節点１３との間に接続さ
れ制御端子がインバータ１の出力端１４に接続されてイ
ンバータ１の出力がｒｌＪのとき導通するスイッチ７と
、ダイオード１０のアノードと節点１３との間に接続さ
れ制御端子がインバータ６の出力端に接続されてインバ
ータ６の出力が「１」のとき導通するスイッチ９とを含
んでいる。
入力端子１１に加えられる入力信号を受けるためのイン
バータ１と、抵抗２およびコンデンサ３からなる遅延時
間を発生する積分回路と、抵抗２およびコンデンサ３の
接続点である節点１３における積分回路の出力を受ける
ためのインバータ４と、インバータ４の出力すなわち遅
延回路の出力信号をとり出す出力端子１２と、この出力
端子１２に接続され出力信号の反転信号を出力するため
のインバータ５と、このインバータ５の出力端１５に順
方向に接続されコンデンサ３の電荷を充電するためのダ
イオード８と、インバータ５の出力端１５に逆方向に接
続されコンデンサ３の電荷を放電するためのダイオード
１０と、入力側のインバータ１の出力端１４に接続され
インバータ１の出力の反転信号を出力するインバータ６
と、ダイオード８のカソードと節点１３との間に接続さ
れ制御端子がインバータ１の出力端１４に接続されてイ
ンバータ１の出力がｒｌＪのとき導通するスイッチ７と
、ダイオード１０のアノードと節点１３との間に接続さ
れ制御端子がインバータ６の出力端に接続されてインバ
ータ６の出力が「１」のとき導通するスイッチ９とを含
んでいる。
第２図をも参照して第１図の実施例の動作を説明する。
入力端子１１への入力信号が「０」レベルから「１」レ
ベルに変化してインバータ１の出力端１４が「１」から
「０」に変化すると、節点１３の電圧は徐々に下る。そ
の電圧（コンデンサ３の電圧）がインバータ４のしきい
値電圧４ａよりも低くなるとインバータ４の出力は「１
」になるがそれに伴ってインバータ５の出力は「０」に
なる、このときインバータ６の出力は「１」なので、ス
イッチ素子９は導通状態でスイッチ素子７は非導通とな
っている。したがってコンデンサ３の電荷はスイッチ９
、ダイオード１０を経由して「Ｏ」出力のインバータ５
へ放電され節点１３の電位はインバータ４のしきい値電
圧より低くなったと同時に「０」レベルまで下がる。入
力信号が「ＩＪレベルから「０」レベルに変化すると、
インバータ１の出力端は「ＩＪレベルとなってコンデン
サ３への充電を始めるとともにインバータ６の出力を「
０」レベルとしてスイッチ９をオフとしてコンデンサ３
の放電を止める。その結果、コンデンサ３の電圧（節点
１３の電位）が徐々に上ってゆく。節点１３の電位がイ
ンバータ４のしきい値４ａを越えると、インバータ４が
反転してその出力が「０」レベルとなり出力端子１２の
電位を「０」レベルとするとともに、インバータ５を反
転させてその出力を「１」レベルにする。そのときイン
バータ１の出力端１４の「１」レベルの電位でスイッチ
７はオンになっているから、インバータ５の「１」レベ
ル出力からダイオード８、スイッチ７を経由して電荷が
急速にコンデンサ３に充電される。したがって節点１３
の電位がインバーク４のしきい値電圧４ａを越えると同
時に節点１３の電位は電源電圧まで上昇する。
ベルに変化してインバータ１の出力端１４が「１」から
「０」に変化すると、節点１３の電圧は徐々に下る。そ
の電圧（コンデンサ３の電圧）がインバータ４のしきい
値電圧４ａよりも低くなるとインバータ４の出力は「１
」になるがそれに伴ってインバータ５の出力は「０」に
なる、このときインバータ６の出力は「１」なので、ス
イッチ素子９は導通状態でスイッチ素子７は非導通とな
っている。したがってコンデンサ３の電荷はスイッチ９
、ダイオード１０を経由して「Ｏ」出力のインバータ５
へ放電され節点１３の電位はインバータ４のしきい値電
圧より低くなったと同時に「０」レベルまで下がる。入
力信号が「ＩＪレベルから「０」レベルに変化すると、
インバータ１の出力端は「ＩＪレベルとなってコンデン
サ３への充電を始めるとともにインバータ６の出力を「
０」レベルとしてスイッチ９をオフとしてコンデンサ３
の放電を止める。その結果、コンデンサ３の電圧（節点
１３の電位）が徐々に上ってゆく。節点１３の電位がイ
ンバータ４のしきい値４ａを越えると、インバータ４が
反転してその出力が「０」レベルとなり出力端子１２の
電位を「０」レベルとするとともに、インバータ５を反
転させてその出力を「１」レベルにする。そのときイン
バータ１の出力端１４の「１」レベルの電位でスイッチ
７はオンになっているから、インバータ５の「１」レベ
ル出力からダイオード８、スイッチ７を経由して電荷が
急速にコンデンサ３に充電される。したがって節点１３
の電位がインバーク４のしきい値電圧４ａを越えると同
時に節点１３の電位は電源電圧まで上昇する。
以上の動作の結果、インバータ４のしきい値電圧４ａ付
近でノイズがあっても、インバータ４の出力信号はノイ
ズの影響を受けることがない。出力端子１２には遅延時
間より長い信号幅で出力信号が出力される。
近でノイズがあっても、インバータ４の出力信号はノイ
ズの影響を受けることがない。出力端子１２には遅延時
間より長い信号幅で出力信号が出力される。
以上説明したように本発明によれば出力信号が遅延時間
より長い幅を持つことが保証されるとともに出力信号の
変化点でのノイズの影響がないので、次段回路へのノイ
ズによる誤動作を防止することができる。
より長い幅を持つことが保証されるとともに出力信号の
変化点でのノイズの影響がないので、次段回路へのノイ
ズによる誤動作を防止することができる。
コンデンサ３の電圧が中間電位である時間が従来回路の
半分になるので、出力インバータ４の貫通電流は小さく
なり、回路の消費電流が大幅に削減される効果もある。
半分になるので、出力インバータ４の貫通電流は小さく
なり、回路の消費電流が大幅に削減される効果もある。
この効果は、出力インバータ４をＣＭＯ３で構成したと
きに顕著である。
きに顕著である。
特定の遅延時間後にその入力信号と同じ幅の信号を出力
信号に得たいような場合でも、本発明の回路により容易
に実現することができる。
信号に得たいような場合でも、本発明の回路により容易
に実現することができる。
本発明を集積回路内で実現するにはダイオードのオンチ
ップ化が必要であるが、例えばＣＭＯ３集積回路ではシ
ョットキーダイオードによって、Ｂ ｉ−ＣＭＯ８集積
回路では通常のＰＮ接合ダイオードによって実現できる
。特にＢ ｉ−ＣＭＯ８集積回路では有効である。
ップ化が必要であるが、例えばＣＭＯ３集積回路ではシ
ョットキーダイオードによって、Ｂ ｉ−ＣＭＯ８集積
回路では通常のＰＮ接合ダイオードによって実現できる
。特にＢ ｉ−ＣＭＯ８集積回路では有効である。
第１図は本発明の一実施例による遅延回路の回路図、第
２図は第１図の回路の動作タイミングを示す波形図、第
３図は従来の遅延回路の回路図、第４図は第３図の回路
の動作タイミングを示す波形図である。 １．４，５．６・・・インバータ、２・・・抵抗、３・
・・コンデンサ、７，９・・・スイッチ素子、８．１０
・・・ダイオード、１１・・・入力端子、１２・・・出
力端子、１Ｂ、１４．１５・・・節点。
２図は第１図の回路の動作タイミングを示す波形図、第
３図は従来の遅延回路の回路図、第４図は第３図の回路
の動作タイミングを示す波形図である。 １．４，５．６・・・インバータ、２・・・抵抗、３・
・・コンデンサ、７，９・・・スイッチ素子、８．１０
・・・ダイオード、１１・・・入力端子、１２・・・出
力端子、１Ｂ、１４．１５・・・節点。
Claims (1)
- 【特許請求の範囲】 １、入力インバータと、出力インバータと、これら入力
インバータおよび出力インバータの間に接続された抵抗
およびコンデンサを含む積分回路とを有する遅延回路に
おいて、前記出力インバータの出力の変化を受けて前記
コンデンサを充放電する手段を設けたことを特徴とする
遅延回路。 ２、コンデンサと、入力インバータと、この入力インバ
ータの出力の変化を受けて前記コンデンサを徐々に充放
電するための手段と、前記コンデンサの電圧を受けて出
力信号を生ずる出力インバータとを有する遅延回路にお
いて、前記コンデンサの電圧が前記出力インバータのし
きい値電圧よりも低くなつたことを検知して前記コンデ
ンサを放電する手段を設けたことを特徴とする遅延回路
。 ３、前記コンデンサの電圧が前記出力インバータのしき
い値を越えたことを検知して前記コンデンサを充電する
手段を設けたことを特徴とする請求項２記載の遅延回路
。 ４、前記コンデンサを充放電する手段が、前記出力イン
バータの出力端に接続された充放電用インバータと、こ
の充放電用インバータの出力端と前記コンデンサの一端
との間に接続された充放電路とを有することを特徴とす
る請求項１記載の遅延回路。 ５、前記充放電路が前記入力インバータの出力によつて
制御されるスイッチを含むことを特徴とする請求項４記
載の遅延回路。 ６、抵抗およびコンデンサによる積分回路の入出力側に
第１および第２のインバータを接続した遅延回路におい
て、該遅延回路の出力端子に接続された第３のインバー
タと、該第３のインバータの出力端にアノードおよびカ
ソードがそれぞれ接続された第１および第２のダイオー
ドと、第１のダイオードのカソードと前記積分回路のコ
ンデンサおよび抵抗の接続点との間に接続した第１のス
イッチと、前記第２のダイオードのアノードと前記接続
点との間に接続された第２のスイッチと、該遅延回路の
入力信号に応じて前記第１および第２のスイッチを制御
して入力信号の状態により前記第１および第２のスイッ
チの一方のみを導通させる手段とを含むことを特徴とす
る遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250857A JPH04129321A (ja) | 1990-09-20 | 1990-09-20 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2250857A JPH04129321A (ja) | 1990-09-20 | 1990-09-20 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04129321A true JPH04129321A (ja) | 1992-04-30 |
Family
ID=17214041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2250857A Pending JPH04129321A (ja) | 1990-09-20 | 1990-09-20 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04129321A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793238A (en) * | 1996-11-01 | 1998-08-11 | Cypress Semiconductor Corp. | RC delay with feedback |
-
1990
- 1990-09-20 JP JP2250857A patent/JPH04129321A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793238A (en) * | 1996-11-01 | 1998-08-11 | Cypress Semiconductor Corp. | RC delay with feedback |
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