JPH09266438A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
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- JPH09266438A JPH09266438A JP7409296A JP7409296A JPH09266438A JP H09266438 A JPH09266438 A JP H09266438A JP 7409296 A JP7409296 A JP 7409296A JP 7409296 A JP7409296 A JP 7409296A JP H09266438 A JPH09266438 A JP H09266438A
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Abstract
(57)【要約】
【課題】電源投入時に何等の制御回路も必要とすること
なくラッチ回路とカウンタ回路の出力値を決定出来パワ
ーオンリセット回路を提供する。 【解決手段】データ入力端ＩＮと出力端ＯＵＴとクロッ
ク信号入力端ＣＬＫとを有するラッチ１１、１２、１
３、１４および１５を備え、これらのラッチ１１、１
２、１３、１４および１５はそれぞれのラッチの出力端
ＯＵＴが次段のラッチの入力端ＩＮに接続される多段従
属接続のカウンタであり、初段のラッチ１１のみは入力
端ＩＮが接地電位に接続される。奇数段のラッチ１１、
１３および１５のクロック端子ＣＬＫには、外部クロッ
ク信号がクロックドライバ１６を介してそれぞれ供給さ
れ、偶数段のラッチ１２、１４のクロック端子ＣＬＫに
は、外部クロック信号が直接にそれぞれ供給されて構成
され最終段のラッチ１５の端子ＯＵＴからパワーオンリ
セット信号が出力される。
なくラッチ回路とカウンタ回路の出力値を決定出来パワ
ーオンリセット回路を提供する。 【解決手段】データ入力端ＩＮと出力端ＯＵＴとクロッ
ク信号入力端ＣＬＫとを有するラッチ１１、１２、１
３、１４および１５を備え、これらのラッチ１１、１
２、１３、１４および１５はそれぞれのラッチの出力端
ＯＵＴが次段のラッチの入力端ＩＮに接続される多段従
属接続のカウンタであり、初段のラッチ１１のみは入力
端ＩＮが接地電位に接続される。奇数段のラッチ１１、
１３および１５のクロック端子ＣＬＫには、外部クロッ
ク信号がクロックドライバ１６を介してそれぞれ供給さ
れ、偶数段のラッチ１２、１４のクロック端子ＣＬＫに
は、外部クロック信号が直接にそれぞれ供給されて構成
され最終段のラッチ１５の端子ＯＵＴからパワーオンリ
セット信号が出力される。
Description
【０００１】
【発明の属する技術分野】本発明の特徴は半導体集積回
路に搭載されるパワーオンリセット回路に係わり、特に
ＭＯＳＦＥＴのみで構成されるパワーオンリセット回路
に関する。
路に搭載されるパワーオンリセット回路に係わり、特に
ＭＯＳＦＥＴのみで構成されるパワーオンリセット回路
に関する。
【０００２】
【従来の技術】半導体集積回路におけるこの種のパワー
オンリセット回路は、半導体集積回路に電源を投入した
ときに内部回路の例えばフリップフロップ回路、カウン
タ等の内容を初期状態にリセットするために使用される
信号である。このパワーオンリセット回路の一例の回路
図を示した図５を参照すると、電源電位ＶＤＤおよび接
地電位間に抵抗素子２０１およびｎチャネル型ＭＯＳト
ランジスタ２０２が直列接続されこの直列接続点Ａにイ
ンバータ２０５〜２０８が多段従属接続され、Ａ点およ
び接地電位間に容量素子２０３が接続され、インバータ
２０５の出力端および接地電位間に容量素子２０４が接
続されて構成され、ｐチャネル型ＭＯＳトランジスタ２
０２のゲート電極には電源電圧が供給されインバータ２
０８の出力からパワーオンリセット信号が出力される。
オンリセット回路は、半導体集積回路に電源を投入した
ときに内部回路の例えばフリップフロップ回路、カウン
タ等の内容を初期状態にリセットするために使用される
信号である。このパワーオンリセット回路の一例の回路
図を示した図５を参照すると、電源電位ＶＤＤおよび接
地電位間に抵抗素子２０１およびｎチャネル型ＭＯＳト
ランジスタ２０２が直列接続されこの直列接続点Ａにイ
ンバータ２０５〜２０８が多段従属接続され、Ａ点およ
び接地電位間に容量素子２０３が接続され、インバータ
２０５の出力端および接地電位間に容量素子２０４が接
続されて構成され、ｐチャネル型ＭＯＳトランジスタ２
０２のゲート電極には電源電圧が供給されインバータ２
０８の出力からパワーオンリセット信号が出力される。
【０００３】この回路は電源を投入し電源電圧が上昇し
始めると、Ａ点の電位は抵抗素子２０１およびｎチャネ
ル型ＭＯＳトランジスタ２０２による分圧によって決る
比率に従ってその電位も上昇する。電源電圧が低い段階
においては、ｎチャネル型ＭＯＳトランジスタ２０２の
オン抵抗の値が大きいのでＡ点の電位は電源電圧の上昇
曲線とほぼ等しい軌跡で上昇する。
始めると、Ａ点の電位は抵抗素子２０１およびｎチャネ
ル型ＭＯＳトランジスタ２０２による分圧によって決る
比率に従ってその電位も上昇する。電源電圧が低い段階
においては、ｎチャネル型ＭＯＳトランジスタ２０２の
オン抵抗の値が大きいのでＡ点の電位は電源電圧の上昇
曲線とほぼ等しい軌跡で上昇する。
【０００４】電源電圧がある電位、すなわちｎチャネル
型ＭＯＳトランジスタ２０２のしきい値を越えると、こ
のｎチャネル型ＭＯＳトランジスタ２０２のオン抵抗が
小さくなり抵抗素子２０１の抵抗値よりもやや小さくな
るので、分圧比も変化しＡ点の電位は緩やかに下降す
る。この信号を容量素子２０３および２０４とインバー
タ２０５および２０６からなる遅延回路で遅延させ、イ
ンバータ２０７および２０８で波形整形されてパワーリ
セット信号として出力されるものである。
型ＭＯＳトランジスタ２０２のしきい値を越えると、こ
のｎチャネル型ＭＯＳトランジスタ２０２のオン抵抗が
小さくなり抵抗素子２０１の抵抗値よりもやや小さくな
るので、分圧比も変化しＡ点の電位は緩やかに下降す
る。この信号を容量素子２０３および２０４とインバー
タ２０５および２０６からなる遅延回路で遅延させ、イ
ンバータ２０７および２０８で波形整形されてパワーリ
セット信号として出力されるものである。
【０００５】しかし、この従来のパワーオンリセット回
路は、抵抗素子２０１の抵抗値が半導体製造工程におけ
る拡散プロセスの条件変動によってばらつきが大きく、
設計値よりも小さくななりパワーオンリセットがアクテ
ィブ状態になったままになってしまう欠点がある。
路は、抵抗素子２０１の抵抗値が半導体製造工程におけ
る拡散プロセスの条件変動によってばらつきが大きく、
設計値よりも小さくななりパワーオンリセットがアクテ
ィブ状態になったままになってしまう欠点がある。
【０００６】この欠点を解決したパワーオンリセット回
路の一例が特公平２−２６８１４号公報に記載されてい
る。同公報記載の回路は、その原理的構成図を示した図
６を参照すると、入力端Ｄが電源電圧ＶＤＤに接続さ
れ、入力端２１１からＣ端子にクロックが入力されるＤ
型フリップフロップ回路２１２の出力端がスイッチ２１
３の制御端子に接続され、このスイッチ２１３は、一方
の端子が電源電位ＶＤＤに接続されるとともに、他方の
端子が抵抗素子２１５の一端に接続され、多端が接地さ
れている。スイッチ２１３にはさらにスイッチ２１４が
並列接続され、これらのスイッチ２１３および２１４の
接続点と抵抗素子２１５の接続点がインバータ２１６の
入力端に接続されている。このインバータ２１６の出力
端はスイッチ２１４の制御端子、Ｄ型フリップフロップ
２１２およびカウンタ２１７のリセット端子Ｒに接続さ
れ、Ｄ型フリップフロップ２１２の出力をパワーオンリ
セット信号として出力端２１８から出力させるように構
成されている。
路の一例が特公平２−２６８１４号公報に記載されてい
る。同公報記載の回路は、その原理的構成図を示した図
６を参照すると、入力端Ｄが電源電圧ＶＤＤに接続さ
れ、入力端２１１からＣ端子にクロックが入力されるＤ
型フリップフロップ回路２１２の出力端がスイッチ２１
３の制御端子に接続され、このスイッチ２１３は、一方
の端子が電源電位ＶＤＤに接続されるとともに、他方の
端子が抵抗素子２１５の一端に接続され、多端が接地さ
れている。スイッチ２１３にはさらにスイッチ２１４が
並列接続され、これらのスイッチ２１３および２１４の
接続点と抵抗素子２１５の接続点がインバータ２１６の
入力端に接続されている。このインバータ２１６の出力
端はスイッチ２１４の制御端子、Ｄ型フリップフロップ
２１２およびカウンタ２１７のリセット端子Ｒに接続さ
れ、Ｄ型フリップフロップ２１２の出力をパワーオンリ
セット信号として出力端２１８から出力させるように構
成されている。
【０００７】ここで、スイッチ２１３および２１４はと
もにｐチャネル型ＭＯＳトランジスタ、抵抗素子２１５
はダイオード接続したｐチャネル型ＭＯＳトランジスタ
である。
もにｐチャネル型ＭＯＳトランジスタ、抵抗素子２１５
はダイオード接続したｐチャネル型ＭＯＳトランジスタ
である。
【０００８】
【発明が解決しようとする課題】上述したように従来の
従来例のパワーオンリセット回路は、Ｄ型フリップフロ
ップ２１２、カウンタ２１７、スイッチ２１３および２
１４、インバータ２１６、および低周波で高抵抗をもつ
抵抗素子２１５により、電源電圧の上昇速度にかかわら
ずＤ型フリップフロップ２１２およびカウンタ２１７に
リセットをかけ、クロックをカウンタ２１７でカウント
し、そのカウント出力によってＤ型フリップフロップ２
１２をセットすることにより、このＤ型フリップフロッ
プ２１２がリセットされている間の出力信号をパワーリ
セット信号としているので、長いパワーオンリセット時
間を小規模の回路で得ることが出来、かつトランジスタ
のみで構成出来るという回路であるから、他方の従来例
における抵抗素子２０１の製造上のばらつきが大きく、
拡散条件でその抵抗値が小さくなるとパワーオンリセッ
トがかかったままになるという欠点は解決されるが、パ
ワーオンリセット回路の構成要素が多くなり、さらにさ
らにチップサイズを小さくする必要のある半導体集積回
路に適用するには改善の余地がある。
従来例のパワーオンリセット回路は、Ｄ型フリップフロ
ップ２１２、カウンタ２１７、スイッチ２１３および２
１４、インバータ２１６、および低周波で高抵抗をもつ
抵抗素子２１５により、電源電圧の上昇速度にかかわら
ずＤ型フリップフロップ２１２およびカウンタ２１７に
リセットをかけ、クロックをカウンタ２１７でカウント
し、そのカウント出力によってＤ型フリップフロップ２
１２をセットすることにより、このＤ型フリップフロッ
プ２１２がリセットされている間の出力信号をパワーリ
セット信号としているので、長いパワーオンリセット時
間を小規模の回路で得ることが出来、かつトランジスタ
のみで構成出来るという回路であるから、他方の従来例
における抵抗素子２０１の製造上のばらつきが大きく、
拡散条件でその抵抗値が小さくなるとパワーオンリセッ
トがかかったままになるという欠点は解決されるが、パ
ワーオンリセット回路の構成要素が多くなり、さらにさ
らにチップサイズを小さくする必要のある半導体集積回
路に適用するには改善の余地がある。
【０００９】本発明の目的は、上述した欠点に鑑みなさ
れたものであり、電源投入時に何等の制御回路も必要と
することなくラッチ回路とカウンタ回路の出力値を決定
出来るさらに回路規模の小さいパワーオンリセット回路
を提供することにある。
れたものであり、電源投入時に何等の制御回路も必要と
することなくラッチ回路とカウンタ回路の出力値を決定
出来るさらに回路規模の小さいパワーオンリセット回路
を提供することにある。
【００１０】
【課題を解決するための手段】本発明のパワーオンリセ
ット回路の特徴は、入力されたデータおよびクロック信
号を互に有効または無効とするように動作して保持すべ
き内容を更新する書き換え手段をもつラッチを有し、こ
のラッチを多段従属接続してなるカウンタのみで構成さ
れることにある。
ット回路の特徴は、入力されたデータおよびクロック信
号を互に有効または無効とするように動作して保持すべ
き内容を更新する書き換え手段をもつラッチを有し、こ
のラッチを多段従属接続してなるカウンタのみで構成さ
れることにある。
【００１１】また、前記カウンタは、データ入力端とデ
ータ出力端とクロック信号入力端とを有するラッチを複
数個備え、これらのラッチはそれぞれのラッチの出力端
が次段のラッチの前記データ入力端に接続される多段従
属接続のカウンタであって、初段のラッチのみは前記デ
ータ入力端が接地電位に接続され、奇数段のラッチの前
記クロック信号入力端には、前記クロック信号を極性反
転するクロックドライバの出力端がそれぞれ共通接続さ
れ、偶数段のラッチの前記クロック信号入力端には、前
記クロックドライバの入力端がそれぞれ接続されて構成
される。
ータ出力端とクロック信号入力端とを有するラッチを複
数個備え、これらのラッチはそれぞれのラッチの出力端
が次段のラッチの前記データ入力端に接続される多段従
属接続のカウンタであって、初段のラッチのみは前記デ
ータ入力端が接地電位に接続され、奇数段のラッチの前
記クロック信号入力端には、前記クロック信号を極性反
転するクロックドライバの出力端がそれぞれ共通接続さ
れ、偶数段のラッチの前記クロック信号入力端には、前
記クロックドライバの入力端がそれぞれ接続されて構成
される。
【００１２】さらに、前記ラッチは、電源電位にソース
電極が接続される第１のｐチャル型ＭＯＳトランジスタ
および接地電位にソース電極が接続される第１のｎチャ
ネル型ＭＯＳトランジスタのドレイン電極を互に接続し
て出力端とするとともに、ゲート電極を互に接続して入
力端とする第１のインバータと、電源電位にソース電極
が接続される第２のｐチャネル型ＭＯＳトランジスタお
よび接地電位にソース電極が接続される第２のｎチャネ
ル型ＭＯＳトランジスタのドレイン電極を互に接続して
出力端とするとともにゲート電極を互に接続して入力端
とする第２のインバータとが、互に前記第１のインバー
タの出力端を前記第２のインバータの入力端に前記第２
のインバータの出力端を前記第１のインバータの入力端
に接続され、この第１のインバータの入力端にドレイン
電極が接続される第３のｐチャネル型ＭＯＳトランジス
タのソース電極と電源電位にソース電極が接続される第
４のｐチャネル型ＭＯＳトランジスタのドレイン電極と
が接続されて構成され、前記第４のｐチャネル型ＭＯＳ
トランジスタのゲート電極を入力端、前記第３のｐチャ
ネル型ＭＯＳトランジスタのゲート電極をクロック信号
入力端としてラッチ内容の書き換え用トランジスタと
し、第１のインバータの出力端をラッチの出力端とする
構成からなる。
電極が接続される第１のｐチャル型ＭＯＳトランジスタ
および接地電位にソース電極が接続される第１のｎチャ
ネル型ＭＯＳトランジスタのドレイン電極を互に接続し
て出力端とするとともに、ゲート電極を互に接続して入
力端とする第１のインバータと、電源電位にソース電極
が接続される第２のｐチャネル型ＭＯＳトランジスタお
よび接地電位にソース電極が接続される第２のｎチャネ
ル型ＭＯＳトランジスタのドレイン電極を互に接続して
出力端とするとともにゲート電極を互に接続して入力端
とする第２のインバータとが、互に前記第１のインバー
タの出力端を前記第２のインバータの入力端に前記第２
のインバータの出力端を前記第１のインバータの入力端
に接続され、この第１のインバータの入力端にドレイン
電極が接続される第３のｐチャネル型ＭＯＳトランジス
タのソース電極と電源電位にソース電極が接続される第
４のｐチャネル型ＭＯＳトランジスタのドレイン電極と
が接続されて構成され、前記第４のｐチャネル型ＭＯＳ
トランジスタのゲート電極を入力端、前記第３のｐチャ
ネル型ＭＯＳトランジスタのゲート電極をクロック信号
入力端としてラッチ内容の書き換え用トランジスタと
し、第１のインバータの出力端をラッチの出力端とする
構成からなる。
【００１３】さらにまた、前記書き変え手段が前記ラッ
チの入力端を電源電位にプルアップする機能を有する。
チの入力端を電源電位にプルアップする機能を有する。
【００１４】また、前記書き変え手段を構成する前記プ
ルアップ機能の素子は前記前記第１のインバータを構成
する前記第２のｎチャネル型ＭＯＳトランジスタよりも
電流駆動能が大きいトランジスタであって、さらに、前
記第１のインバータを構成する前記第１のｐチャネル型
ＭＯＳトランジスタは前記第１のｎチャネル型ＭＯＳト
ランジスタよりも電流駆動能力を大きくする。
ルアップ機能の素子は前記前記第１のインバータを構成
する前記第２のｎチャネル型ＭＯＳトランジスタよりも
電流駆動能が大きいトランジスタであって、さらに、前
記第１のインバータを構成する前記第１のｐチャネル型
ＭＯＳトランジスタは前記第１のｎチャネル型ＭＯＳト
ランジスタよりも電流駆動能力を大きくする。
【００１５】さらに、前記カウンタは、奇数段の前記ク
ロック信号入力端が電源電位の接地電位から通常動作電
圧の電源電位へ上昇する遷移期間は、カウント動作をし
ない状態に保持されるとともに、前記カウンタの初段ラ
ッチのデータ入力端は前記遷移期間を含む電源電位の全
期間に渡って接地電位に保持され、カウンタ最終段のラ
ッチからパワーオンリセット信号を出力する。
ロック信号入力端が電源電位の接地電位から通常動作電
圧の電源電位へ上昇する遷移期間は、カウント動作をし
ない状態に保持されるとともに、前記カウンタの初段ラ
ッチのデータ入力端は前記遷移期間を含む電源電位の全
期間に渡って接地電位に保持され、カウンタ最終段のラ
ッチからパワーオンリセット信号を出力する。
【００１６】
【発明の実施の形態】次に本発明の実施の形態を図面を
参照しながら説明する。
参照しながら説明する。
【００１７】図１は本発明の一実施の形態の構成を示す
ブロック図であり、図２はこのブロック図で示したパワ
ーオンリセット回路を構成するカウンタのブロック図で
ある。図３はカウンタの構成要素のラッチ回路の回路図
である。
ブロック図であり、図２はこのブロック図で示したパワ
ーオンリセット回路を構成するカウンタのブロック図で
ある。図３はカウンタの構成要素のラッチ回路の回路図
である。
【００１８】図１を参照すると、このパワーオンリセッ
ト回路はカウンタ１からなり、カウンタ１のクロック入
力端２に外部クロック信号ＣＬＫが入力され、出力端３
からパワーオンリセット信号が出力される。図２を参照
するとカウンタ１の内部構成は、データ入力端ＩＮと出
力端ＯＵＴとクロック信号入力端ＣＬＫとを有するラッ
チ１１、１２、１３、１４および１５を備え、これらの
ラッチ１１、１２、１３、１４および１５はそれぞれの
ラッチの出力端ＯＵＴが次段のラッチの入力端ＩＮに接
続される多段従属接続のカウンタであり、初段のラッチ
１１のみは入力端ＩＮが接地電位に接続される。
ト回路はカウンタ１からなり、カウンタ１のクロック入
力端２に外部クロック信号ＣＬＫが入力され、出力端３
からパワーオンリセット信号が出力される。図２を参照
するとカウンタ１の内部構成は、データ入力端ＩＮと出
力端ＯＵＴとクロック信号入力端ＣＬＫとを有するラッ
チ１１、１２、１３、１４および１５を備え、これらの
ラッチ１１、１２、１３、１４および１５はそれぞれの
ラッチの出力端ＯＵＴが次段のラッチの入力端ＩＮに接
続される多段従属接続のカウンタであり、初段のラッチ
１１のみは入力端ＩＮが接地電位に接続される。
【００１９】奇数段のラッチ１１、１３および１５のク
ロック端子ＣＬＫには、外部クロック信号がクロックド
ライバ１６で極性反転されてそれぞれ供給され、偶数段
のラッチ１２、１４のクロック端子ＣＬＫにはクロック
ドライバ１６の入力端が接続されて、外部クロック信号
が直接にそれぞれ供給されて構成され最終段のラッチ１
５の端子ＯＵＴからパワーオンリセット信号が出力され
る。
ロック端子ＣＬＫには、外部クロック信号がクロックド
ライバ１６で極性反転されてそれぞれ供給され、偶数段
のラッチ１２、１４のクロック端子ＣＬＫにはクロック
ドライバ１６の入力端が接続されて、外部クロック信号
が直接にそれぞれ供給されて構成され最終段のラッチ１
５の端子ＯＵＴからパワーオンリセット信号が出力され
る。
【００２０】ラッチ１１、１２、１３、１４および１５
は全て同一の構成によるラッチであり、ラッチ１１を例
にとりその構成を図３を参照して説明すると、電源電位
ＶＤＤにソース電極が接続されるｐチャネル型ＭＯＳト
ランジスタ１０３および接地電位ＧＮＤにソース電極が
接続されるｎチャネル型ＭＯＳトランジスタ１０５のド
レイン電極を互に接続して出力端とするとともにゲート
電極を互に接続して入力端とするインバータ１０７と、
電源電位ＶＤＤにソース電極が接続されるｐチャネル型
ＭＯＳトランジスタ１０４および接地電位ＧＮＤにソー
ス電極が接続されるｎチャネル型ＭＯＳトランジスタ１
０６のドレイン電極を互に接続して出力端とするととも
にゲート電極を互に接続して入力端とするインバータ１
０８とが、互に一方のインバータ１０７の出力端を他方
のインバータ１０８の入力端に、他方のインバータ１０
８の出力端を一方のインバータ１０７の入力端に接続さ
れ、このインバータ１０７の入力端（図中のＡ点）にド
レイン電極が接続されるｐチャネル型ＭＯＳトランジス
タ１０２のソース電極と電源電位ＶＤＤにソース電極が
接続されるｐチャネル型ＭＯＳトランジスタ１０１のド
レイン電極とが接続されて構成され、ｐチャネル型ＭＡ
ＯＳトランジスタ１０１のゲート電極を入力端ＩＮ、ｐ
チャネル型ＭＯＳトランジスタ１０２のゲート電極を入
力端ＣＬＫとしてラッチ書き換え用ゲートとし、インバ
ータ１０７の出力端をラッチの出力端ＯＵＴとする。
は全て同一の構成によるラッチであり、ラッチ１１を例
にとりその構成を図３を参照して説明すると、電源電位
ＶＤＤにソース電極が接続されるｐチャネル型ＭＯＳト
ランジスタ１０３および接地電位ＧＮＤにソース電極が
接続されるｎチャネル型ＭＯＳトランジスタ１０５のド
レイン電極を互に接続して出力端とするとともにゲート
電極を互に接続して入力端とするインバータ１０７と、
電源電位ＶＤＤにソース電極が接続されるｐチャネル型
ＭＯＳトランジスタ１０４および接地電位ＧＮＤにソー
ス電極が接続されるｎチャネル型ＭＯＳトランジスタ１
０６のドレイン電極を互に接続して出力端とするととも
にゲート電極を互に接続して入力端とするインバータ１
０８とが、互に一方のインバータ１０７の出力端を他方
のインバータ１０８の入力端に、他方のインバータ１０
８の出力端を一方のインバータ１０７の入力端に接続さ
れ、このインバータ１０７の入力端（図中のＡ点）にド
レイン電極が接続されるｐチャネル型ＭＯＳトランジス
タ１０２のソース電極と電源電位ＶＤＤにソース電極が
接続されるｐチャネル型ＭＯＳトランジスタ１０１のド
レイン電極とが接続されて構成され、ｐチャネル型ＭＡ
ＯＳトランジスタ１０１のゲート電極を入力端ＩＮ、ｐ
チャネル型ＭＯＳトランジスタ１０２のゲート電極を入
力端ＣＬＫとしてラッチ書き換え用ゲートとし、インバ
ータ１０７の出力端をラッチの出力端ＯＵＴとする。
【００２１】上述した構成からなるパワーオンリセット
回路１の動作説明用のタイミングチャートを示した図４
を参照してその動作を説明する。ここでは、外部クロッ
ク信号入力端２は電源が立ち上がるまでは接地電位にあ
るものとする。
回路１の動作説明用のタイミングチャートを示した図４
を参照してその動作を説明する。ここでは、外部クロッ
ク信号入力端２は電源が立ち上がるまでは接地電位にあ
るものとする。
【００２２】まず、図２のラッチ１１の電源立ち上げ期
間の動作を説明する。最初に、ｎチャネル型ＭＯＳトラ
ンジスタのしきい値をＶTN、ｐチャネル型ＭＯＳトラン
ジスタのしきい値をしきい値ＶTPとすると、ＶTN＜｜Ｖ
TP｜の場合を考える。この場合、ラッチ１１のデータ入
力端ＩＮにはロウレベル、外部クロック信号入力端２は
電源が立ち上がるまでは接地電位であるから、クロック
信号を入力するクロックドライバ１６の出力はハイレベ
ルとなり、このハイレレベルがラッチ１１の端子ＣＬＫ
に印加されている。
間の動作を説明する。最初に、ｎチャネル型ＭＯＳトラ
ンジスタのしきい値をＶTN、ｐチャネル型ＭＯＳトラン
ジスタのしきい値をしきい値ＶTPとすると、ＶTN＜｜Ｖ
TP｜の場合を考える。この場合、ラッチ１１のデータ入
力端ＩＮにはロウレベル、外部クロック信号入力端２は
電源が立ち上がるまでは接地電位であるから、クロック
信号を入力するクロックドライバ１６の出力はハイレベ
ルとなり、このハイレレベルがラッチ１１の端子ＣＬＫ
に印加されている。
【００２３】電源電位ＶＤＤが図４のように立ち上が
り、しきい値ＶTNを越えるまではすべてのＭＯＳトラン
ジスタは導通しないので、各接続点は容量カップリング
により電源電位と同じ電位となる。
り、しきい値ＶTNを越えるまではすべてのＭＯＳトラン
ジスタは導通しないので、各接続点は容量カップリング
により電源電位と同じ電位となる。
【００２４】次に電源電位ＶＤＤがしきい値ＶTNを越え
るとｎチャネル型ＭＯＳトランジスタ１０５および１０
６が導通する。ここで、ｎチャネル型ＭＯＳトランジス
タ１０６の電流駆動能力は、その負荷容量、すなわち、
Ａ点の負荷容量に対してｎチャネル型ＭＯＳトランジス
タ１０５のＯＵＴ端子の負荷容量に対する電流駆動能力
より大きく設計してあるので、Ａ点の電位は端子ＯＵＴ
より早く放電され、従って、Ａ点の電位ＶA は端子ＯＵ
Ｔの電位ＶO より早く低下する。
るとｎチャネル型ＭＯＳトランジスタ１０５および１０
６が導通する。ここで、ｎチャネル型ＭＯＳトランジス
タ１０６の電流駆動能力は、その負荷容量、すなわち、
Ａ点の負荷容量に対してｎチャネル型ＭＯＳトランジス
タ１０５のＯＵＴ端子の負荷容量に対する電流駆動能力
より大きく設計してあるので、Ａ点の電位は端子ＯＵＴ
より早く放電され、従って、Ａ点の電位ＶA は端子ＯＵ
Ｔの電位ＶO より早く低下する。
【００２５】次に、電源電位ＶＤＤがしきい値｜ＶTP｜
を越えるとｐチャネル型ＭＯＳトランジスタ１０１が導
通するが、ｐチャネル型ＭＯＳトランジスタ１０２はク
ロック端子ＣＬＫがまだハイレベルにあるため非導通で
あり、Ａ点の電位ＶA は低下したままでラッチの動作に
影響を与えない。
を越えるとｐチャネル型ＭＯＳトランジスタ１０１が導
通するが、ｐチャネル型ＭＯＳトランジスタ１０２はク
ロック端子ＣＬＫがまだハイレベルにあるため非導通で
あり、Ａ点の電位ＶA は低下したままでラッチの動作に
影響を与えない。
【００２６】さらに電源電位ＶＤＤが上昇すると、Ａ点
の電位ＶA と電源電位ＶＤＤの差がしきい値ＶTPを越え
（（ＶＤＤ−ＶA ）＞｜ＶTP｜）る方が、端子ＯＵＴの
電位ＶO よりも早いため、ｐチャネル型ＭＯＳトランジ
スタ１０４よりも先にｐチャネル型ＭＯＳトランジスタ
１０３が導通する。このとき、ｐチャネル型ＭＯＳトラ
ンジスタ１０３とｎチャネル型ＭＯＳトランジスタ１０
５の両方が導通する。
の電位ＶA と電源電位ＶＤＤの差がしきい値ＶTPを越え
（（ＶＤＤ−ＶA ）＞｜ＶTP｜）る方が、端子ＯＵＴの
電位ＶO よりも早いため、ｐチャネル型ＭＯＳトランジ
スタ１０４よりも先にｐチャネル型ＭＯＳトランジスタ
１０３が導通する。このとき、ｐチャネル型ＭＯＳトラ
ンジスタ１０３とｎチャネル型ＭＯＳトランジスタ１０
５の両方が導通する。
【００２７】ｐチャネル型ＭＯＳトランジスタ１０３は
ゲートおよびソース電極間の電位差が小さいので端子Ｏ
ＵＴの電位ＶO の電圧低下は継続するが低下速度は下が
る。
ゲートおよびソース電極間の電位差が小さいので端子Ｏ
ＵＴの電位ＶO の電圧低下は継続するが低下速度は下が
る。
【００２８】さらに、電源電位ＶＤＤが上昇するとｐチ
ャネル型ＭＯＳトランジスタ１０３の電流駆動能力がｐ
チャネル型ＭＯＳトランジスタ１０５を上回るので、端
子ＯＵＴの電位ＶO は急激に上昇する。電位ＶO が最も
低下した時でも、電位ＶO と電源電位ＶＤＤの差はしき
い値ＶTPを越えない（（ＶＤＤ−ＶO ）＜｜ＶTP｜）よ
うに、ｐチャネル型ＭＯＳトランジスタ１０３、１０５
およびｎチャネル型ＭＯＳトランジスタ１０６の電流駆
動能力を設計する。
ャネル型ＭＯＳトランジスタ１０３の電流駆動能力がｐ
チャネル型ＭＯＳトランジスタ１０５を上回るので、端
子ＯＵＴの電位ＶO は急激に上昇する。電位ＶO が最も
低下した時でも、電位ＶO と電源電位ＶＤＤの差はしき
い値ＶTPを越えない（（ＶＤＤ−ＶO ）＜｜ＶTP｜）よ
うに、ｐチャネル型ＭＯＳトランジスタ１０３、１０５
およびｎチャネル型ＭＯＳトランジスタ１０６の電流駆
動能力を設計する。
【００２９】その結果、Ａ点の電位ＶA は接地電位に、
端子ＯＵＴは電源電位になり、また、ｐチャネル型ＭＯ
Ｓトランジスタ１０４およびｎチャネル型ＭＯＳトラン
ジスタ１０５は非導通となるので、このラッチ１１の出
力は電源電位で安定する。
端子ＯＵＴは電源電位になり、また、ｐチャネル型ＭＯ
Ｓトランジスタ１０４およびｎチャネル型ＭＯＳトラン
ジスタ１０５は非導通となるので、このラッチ１１の出
力は電源電位で安定する。
【００３０】次に、｜ＶTP｜＜ＶTNの場合を考える。電
源電位ＶＤＤが立ち上がり、｜ＶTP｜を越えるまでは、
すべてのＭＯＳトランジスタは導通しないので、各接続
点は容量カップリングにより電源電位と同じ電位とな
る。
源電位ＶＤＤが立ち上がり、｜ＶTP｜を越えるまでは、
すべてのＭＯＳトランジスタは導通しないので、各接続
点は容量カップリングにより電源電位と同じ電位とな
る。
【００３１】電源電位ＶＤＤがしきい値｜ＶTP｜を越え
るとｐチャネル型ＭＯＳトランジスタ１０１が導通する
が、前述したようにｐチャネル型ＭＯＳトランジスタ１
０２はクロック端子ＣＬＫがまだハイレベルにあるため
非導通であり、ラッチ１１の動作に影響を与えない。他
のｐチャネル型ＭＯＳトランジスタ１０３および１０４
はゲート電極の電位が電源電位にあるので導通しない。
るとｐチャネル型ＭＯＳトランジスタ１０１が導通する
が、前述したようにｐチャネル型ＭＯＳトランジスタ１
０２はクロック端子ＣＬＫがまだハイレベルにあるため
非導通であり、ラッチ１１の動作に影響を与えない。他
のｐチャネル型ＭＯＳトランジスタ１０３および１０４
はゲート電極の電位が電源電位にあるので導通しない。
【００３２】次に、電源電位ＶＤＤがしきい値ＶTNを越
えるとｎチャネル型ＭＯＳトランジスタ１０５および１
０６が導通する。それ以降の動作はＶTN＜｜ＶTP｜の場
合と同様である。
えるとｎチャネル型ＭＯＳトランジスタ１０５および１
０６が導通する。それ以降の動作はＶTN＜｜ＶTP｜の場
合と同様である。
【００３３】次に、偶数段のラッチ１２、１４、…の電
源立ち上げ時の動作を説明すると、ラッチ１１のとの違
いは、データ入力端子ＩＮが接地されておらず、前段の
寄数段のラッチの出力端子ＯＵＴに接続されている点
と、クロック入力端子ＣＬＫが接地電位にある点であ
る。
源立ち上げ時の動作を説明すると、ラッチ１１のとの違
いは、データ入力端子ＩＮが接地されておらず、前段の
寄数段のラッチの出力端子ＯＵＴに接続されている点
と、クロック入力端子ＣＬＫが接地電位にある点であ
る。
【００３４】まず、ＶTN＜｜ＶTP｜の場合を考える。電
源電位ＶＤＤが立ち上がり、しきい値ＶTNを越えるまで
は、すべてのＭＯＳトランジスタは導通しないので、各
接続点は容量カップリングにより電源電圧と同じ電位と
なる。次に電源電位ＶＤＤがしきい値ＶTNを越えるとｎ
チャネル型ＭＯＳトランジスタ１０５および１０６が導
通する。
源電位ＶＤＤが立ち上がり、しきい値ＶTNを越えるまで
は、すべてのＭＯＳトランジスタは導通しないので、各
接続点は容量カップリングにより電源電圧と同じ電位と
なる。次に電源電位ＶＤＤがしきい値ＶTNを越えるとｎ
チャネル型ＭＯＳトランジスタ１０５および１０６が導
通する。
【００３５】ここで、ｎチャネル型ＭＯＳトランジスタ
１０６のＭＯＳトランジスタの電流駆動能力は、その負
荷容量、すなわち、Ａ点の負荷容量に対してｎチャネル
型ＭＯＳトランジスタ１０５の端子ＯＵＴの負荷容量に
対する電流駆動能力より大きく設計してあるので、Ａ点
の電位は端子ＯＵＴよりも早く放電される。従って、Ａ
点の電位ＶA は端子ＯＵＴの電位ＶO よりも早く低下す
る。
１０６のＭＯＳトランジスタの電流駆動能力は、その負
荷容量、すなわち、Ａ点の負荷容量に対してｎチャネル
型ＭＯＳトランジスタ１０５の端子ＯＵＴの負荷容量に
対する電流駆動能力より大きく設計してあるので、Ａ点
の電位は端子ＯＵＴよりも早く放電される。従って、Ａ
点の電位ＶA は端子ＯＵＴの電位ＶO よりも早く低下す
る。
【００３６】次に、電源電位ＶＤＤがしきい値｜ＶTP｜
を越えるとｐチャンネルＭＯＳトランジスタ１０２が導
通するが、電源立ち上げの期間を通じて前段のラッチ１
１の出力電位と電源電位の差は｜ＶTP｜を下回らないの
で、ｐチャンネルＭＯＳトランジスタ１０１は導通しな
い。ｐチャンネルＭＯＳトランジスタ１０２が導通する
と、ｐチャンネルＭＯＳトランジスタ１０１および１０
２の直列接続点Ｂに蓄えられた電荷を放電するため、電
位ＶA の低下速度はやや低下するが、Ｂ点の容量はＡ点
の容量に比べて小さいため、端子ＯＵＴの電位ＶO の低
下速度を下回らないようにｎチャンネルＭＯＳトランジ
スタ１０５および１０６を設計する。
を越えるとｐチャンネルＭＯＳトランジスタ１０２が導
通するが、電源立ち上げの期間を通じて前段のラッチ１
１の出力電位と電源電位の差は｜ＶTP｜を下回らないの
で、ｐチャンネルＭＯＳトランジスタ１０１は導通しな
い。ｐチャンネルＭＯＳトランジスタ１０２が導通する
と、ｐチャンネルＭＯＳトランジスタ１０１および１０
２の直列接続点Ｂに蓄えられた電荷を放電するため、電
位ＶA の低下速度はやや低下するが、Ｂ点の容量はＡ点
の容量に比べて小さいため、端子ＯＵＴの電位ＶO の低
下速度を下回らないようにｎチャンネルＭＯＳトランジ
スタ１０５および１０６を設計する。
【００３７】さらに電源電位ＶＤＤが上昇すると、Ａ点
の電位ＶA および電源電位ＶＤＤの差がしきい値ＶTPを
越える（（ＶＤＤ−ＶA ）＞｜ＶTP｜）方が、端子ＯＵ
Ｔよりも早いため、ｐチャネル型ＭＯＳトランジスタ１
０４よりも先にｐチャネル型ＭＯＳトランジスタ１０３
が導通する。このとき、ｐチャネル型ＭＯＳトランジス
タ１０３およびｎチャネル型ＭＯＳトランジスタ１０５
の両方が導通する。
の電位ＶA および電源電位ＶＤＤの差がしきい値ＶTPを
越える（（ＶＤＤ−ＶA ）＞｜ＶTP｜）方が、端子ＯＵ
Ｔよりも早いため、ｐチャネル型ＭＯＳトランジスタ１
０４よりも先にｐチャネル型ＭＯＳトランジスタ１０３
が導通する。このとき、ｐチャネル型ＭＯＳトランジス
タ１０３およびｎチャネル型ＭＯＳトランジスタ１０５
の両方が導通する。
【００３８】ｐチャネル型ＭＯＳトランジスタ１０３は
ゲートおよびソース電極間の電位差が小さいので端子Ｏ
ＵＴの電位ＶO の電圧低下は継続するが、低下速度は遅
くなる。
ゲートおよびソース電極間の電位差が小さいので端子Ｏ
ＵＴの電位ＶO の電圧低下は継続するが、低下速度は遅
くなる。
【００３９】さらに、電源電位ＶＤＤが上昇すると、ｐ
チャネル型ＭＯＳトランジスタ１０３の電流駆動能力が
ｎチャネル型ＭＯＳトランジスタ１０５を上回るので、
端子ＯＵＴの電位ＶO は急激に上昇する。電位ＶO が最
も低下した時でも、電位ＶOと電源電位ＶＤＤの差はし
きい値ＶTPを越えない（（ＶＤＤ−ＶO ）＜｜ＶTP｜）
ように、ｐチャネル型ＭＯＳトランジスタ１０３、ｎチ
ャネル型ＭＯＳトランジスタ１０５および１０６の電流
駆動能力を設計する。
チャネル型ＭＯＳトランジスタ１０３の電流駆動能力が
ｎチャネル型ＭＯＳトランジスタ１０５を上回るので、
端子ＯＵＴの電位ＶO は急激に上昇する。電位ＶO が最
も低下した時でも、電位ＶOと電源電位ＶＤＤの差はし
きい値ＶTPを越えない（（ＶＤＤ−ＶO ）＜｜ＶTP｜）
ように、ｐチャネル型ＭＯＳトランジスタ１０３、ｎチ
ャネル型ＭＯＳトランジスタ１０５および１０６の電流
駆動能力を設計する。
【００４０】その結果、Ａ点の電位ＶA は接地電位に、
Ｂ点の電位ＶB は｜ＶTP｜をやや上回る電位になり、端
子ＯＵＴは電源電位になり、また、ｐチャネル型ＭＯＳ
トランジスタ１０４およびｎチャネル型ＭＯＳトランジ
スタ１０５は非導通となるので、これらのラッチの出力
は電源電位で安定する。
Ｂ点の電位ＶB は｜ＶTP｜をやや上回る電位になり、端
子ＯＵＴは電源電位になり、また、ｐチャネル型ＭＯＳ
トランジスタ１０４およびｎチャネル型ＭＯＳトランジ
スタ１０５は非導通となるので、これらのラッチの出力
は電源電位で安定する。
【００４１】次に、｜ＶTP｜＜ＶTNの場合を考える。電
源電位ＶＤＤが立ち上がり、｜ＶTP｜を越えるまでは、
すべてのＭＯＳトランジスタは導通しないので、各接続
点は容量カップリングにより電源電位と同じ電位とな
る。
源電位ＶＤＤが立ち上がり、｜ＶTP｜を越えるまでは、
すべてのＭＯＳトランジスタは導通しないので、各接続
点は容量カップリングにより電源電位と同じ電位とな
る。
【００４２】電源電位ＶＤＤがしきい値｜ＶTP｜を越え
ると、ｐチャネル型ＭＯＳトランジスタ１０２が導通し
ｐチャネル型ＭＯＳトランジスタ１０１とともにＡ点を
電源電位にプルアップするが、Ａ点がすでに電源電位に
あるのでドレインとソース電極間の電位差がなくなりラ
ッチの動作は前の状態を保持する。他のｐチャネル型Ｍ
ＯＳトランジスタ１０３および１０４はゲート電極の電
位が電源電位なので導通しない。
ると、ｐチャネル型ＭＯＳトランジスタ１０２が導通し
ｐチャネル型ＭＯＳトランジスタ１０１とともにＡ点を
電源電位にプルアップするが、Ａ点がすでに電源電位に
あるのでドレインとソース電極間の電位差がなくなりラ
ッチの動作は前の状態を保持する。他のｐチャネル型Ｍ
ＯＳトランジスタ１０３および１０４はゲート電極の電
位が電源電位なので導通しない。
【００４３】次に、電源電位ＶＤＤがしきい値ＶTNを越
えると、ｎチャネル型ＭＯＳトランジスタ１０５および
１０６が導通する。それ以降の動作はＶTN＜｜ＶTP｜の
場合と同様である。
えると、ｎチャネル型ＭＯＳトランジスタ１０５および
１０６が導通する。それ以降の動作はＶTN＜｜ＶTP｜の
場合と同様である。
【００４４】次に図２のラッチ１３以降の奇数段のラッ
チの電源投入時の動作を考える。ラッチ１１のラッチと
の違いは、データ入力端子ＩＮが接地されておらず、前
段の偶数段のラッチの出力端子ＯＵＴに接続されている
点である。前述したように偶数段のラッチの出力電位と
電源電位の差はしきい値｜ＶTP｜を下回らないので、ｐ
チャネル型ＭＯＳトランジスタ１０１は導通せず、ラッ
チの動作はラッチ１１と全く同様で、この結果Ａ点の電
位ＶA は接地電位に、Ｂ点の電位ＶB は電源電位のまま
であり、端子ＯＵＴは電源電位になる。
チの電源投入時の動作を考える。ラッチ１１のラッチと
の違いは、データ入力端子ＩＮが接地されておらず、前
段の偶数段のラッチの出力端子ＯＵＴに接続されている
点である。前述したように偶数段のラッチの出力電位と
電源電位の差はしきい値｜ＶTP｜を下回らないので、ｐ
チャネル型ＭＯＳトランジスタ１０１は導通せず、ラッ
チの動作はラッチ１１と全く同様で、この結果Ａ点の電
位ＶA は接地電位に、Ｂ点の電位ＶB は電源電位のまま
であり、端子ＯＵＴは電源電位になる。
【００４５】また、ｐチャネル型ＭＯＳトランジスタ１
０４およびｎチャネル型ＭＯＳトランジスタ１０５は非
導通となるので、このラッチの出力は電源電位で安定す
る。
０４およびｎチャネル型ＭＯＳトランジスタ１０５は非
導通となるので、このラッチの出力は電源電位で安定す
る。
【００４６】電源が立ち上がった時点では、すべてのラ
ッチの出力が電源電位で安定しているので、カウンタ１
のカウントアップ信号は端子３から電源電位を出力して
おり、パワーオンリセット信号がセットされた状態とな
っている。
ッチの出力が電源電位で安定しているので、カウンタ１
のカウントアップ信号は端子３から電源電位を出力して
おり、パワーオンリセット信号がセットされた状態とな
っている。
【００４７】次にカウンタ１の動作を説明する。クロッ
ク入力信号は電源が立ち上がるまでの間は接地電位が入
力されている。電源立ち上げ後、最初にクロック入力信
号が電源電位になると、図２のクロックドライバ１６に
より奇数段のラッチ１１、１３．．．のクロック入力端
子ＣＬＫが接地電位に、偶数段のラッチ１２、１
４．．．のクロック入力端子ＣＬＫは電源電位になる。
ク入力信号は電源が立ち上がるまでの間は接地電位が入
力されている。電源立ち上げ後、最初にクロック入力信
号が電源電位になると、図２のクロックドライバ１６に
より奇数段のラッチ１１、１３．．．のクロック入力端
子ＣＬＫが接地電位に、偶数段のラッチ１２、１
４．．．のクロック入力端子ＣＬＫは電源電位になる。
【００４８】このとき、奇数段のラッチのｐチャネル型
ＭＯＳトランジスタ１０２が導通する。ここで、クロッ
ク信号入力が電源電位にあるので、偶数段のラッチのｐ
チャネル型ＭＯＳトランジスタ１０２は導通せず、偶数
段のラッチは変化しない。
ＭＯＳトランジスタ１０２が導通する。ここで、クロッ
ク信号入力が電源電位にあるので、偶数段のラッチのｐ
チャネル型ＭＯＳトランジスタ１０２は導通せず、偶数
段のラッチは変化しない。
【００４９】また、ラッチ１１のデータ入力端子ＩＮは
接地されているので、ラッチ１１のｐチャネル型ＭＯＳ
トランジスタ１０１はクロック入力に関係なく導通して
いるが、ラッチ１３以降の奇数段の各ラッチは前段の出
力端ＯＵＴの電位ががハイレベルなのでラッチは変化し
ない。
接地されているので、ラッチ１１のｐチャネル型ＭＯＳ
トランジスタ１０１はクロック入力に関係なく導通して
いるが、ラッチ１３以降の奇数段の各ラッチは前段の出
力端ＯＵＴの電位ががハイレベルなのでラッチは変化し
ない。
【００５０】ここで、各ラッチのｐチャネル型ＭＯＳト
ランジスタ１０１および１０２はその直列接続を考慮し
て、ｎチャネル型ＭＯＳトランジスタ１０６の電流駆動
能力より大きく設計してあるので、ラッチ１１のＡ点は
電源電位に反転する。これにより第１のインバータ１０
７は反転し接地電位を出力するので、端子ＯＵＴは接地
電位となり、第２のインバータ１０８も反転し、ラッチ
１１はそのデータを保持する。
ランジスタ１０１および１０２はその直列接続を考慮し
て、ｎチャネル型ＭＯＳトランジスタ１０６の電流駆動
能力より大きく設計してあるので、ラッチ１１のＡ点は
電源電位に反転する。これにより第１のインバータ１０
７は反転し接地電位を出力するので、端子ＯＵＴは接地
電位となり、第２のインバータ１０８も反転し、ラッチ
１１はそのデータを保持する。
【００５１】ラッチ１２のデータ入力端子ＩＮに接地電
位が入力されるので、ラッチ１２のラッチ内のｐチャネ
ル型ＭＯＳトランジスタ１０１は導通し、Ｂ点は電源電
位まで上昇するが、ｐチャネル型ＭＯＳトランジスタ１
０２が非導通なのでラッチ１２は前の状態を保持する。
ラッチ１３以降のラッチは変化がなく前のデータを保持
する。
位が入力されるので、ラッチ１２のラッチ内のｐチャネ
ル型ＭＯＳトランジスタ１０１は導通し、Ｂ点は電源電
位まで上昇するが、ｐチャネル型ＭＯＳトランジスタ１
０２が非導通なのでラッチ１２は前の状態を保持する。
ラッチ１３以降のラッチは変化がなく前のデータを保持
する。
【００５２】次に、クロック端子ＣＬＫが接地電位にな
ると、偶数段のラッチのクロック入力信号として接地電
位が印加され、奇数段には電源電位が印加される。奇数
段のｐチャネル型ＭＯＳトランジスタ１０２は非導通な
ので奇数段のラッチは変化しない。ラッチ１４以降の偶
数段のラッチは前段の出力が電源電位なのでラッチは変
化しない。それ以降の動作はラッチ１１と全く同様であ
る。以下順次この動作が繰り返される。カウンタ最終段
のラッチ１５の出力が接地電位に変化すると、パワーオ
ンリセット信号が解除される。
ると、偶数段のラッチのクロック入力信号として接地電
位が印加され、奇数段には電源電位が印加される。奇数
段のｐチャネル型ＭＯＳトランジスタ１０２は非導通な
ので奇数段のラッチは変化しない。ラッチ１４以降の偶
数段のラッチは前段の出力が電源電位なのでラッチは変
化しない。それ以降の動作はラッチ１１と全く同様であ
る。以下順次この動作が繰り返される。カウンタ最終段
のラッチ１５の出力が接地電位に変化すると、パワーオ
ンリセット信号が解除される。
【００５３】
【発明の効果】以上説明したように、本発明のパワーオ
ンリセット回路は、入力されたデータおよびクロック信
号を互に有効または無効とするように動作して保持すべ
き内容を更新する書き換え手段をもつラッチを有し、こ
のラッチのみを多段従属接続してなるカウンタであっ
て、このカウンタは、各ラッチの出力端がそれぞれ次段
のラッチのデータ入力端に接続され、初段のラッチのみ
はデータ入力端が接地電位に接続され、奇数段のラッチ
のクロック信号入力端には、クロック信号を極性反転す
るクロックドライバの出力端がそれぞれ共通接続され、
偶数段のラッチのクロック信号入力端には、クロックド
ライバの入力端がそれぞれ接続されて構成されるで、ラ
ッチの制御回路が不要となり、小規模な回路で構成する
ことができ、半導体集積回路のチップ面積の縮小化に寄
与する。
ンリセット回路は、入力されたデータおよびクロック信
号を互に有効または無効とするように動作して保持すべ
き内容を更新する書き換え手段をもつラッチを有し、こ
のラッチのみを多段従属接続してなるカウンタであっ
て、このカウンタは、各ラッチの出力端がそれぞれ次段
のラッチのデータ入力端に接続され、初段のラッチのみ
はデータ入力端が接地電位に接続され、奇数段のラッチ
のクロック信号入力端には、クロック信号を極性反転す
るクロックドライバの出力端がそれぞれ共通接続され、
偶数段のラッチのクロック信号入力端には、クロックド
ライバの入力端がそれぞれ接続されて構成されるで、ラ
ッチの制御回路が不要となり、小規模な回路で構成する
ことができ、半導体集積回路のチップ面積の縮小化に寄
与する。
【図１】本発明の一実施の形態を示すブロック図であ
る。
る。
【図２】図１のカウンタのブロック図である。
【図３】図２のカウンタを構成するラッチの回路図であ
る。
る。
【図４】図３のラッチの動作説明用のタイミングチャー
トである。
トである。
【図５】従来のパワーオンリセット回路の一例の回路図
である。
である。
【図６】従来のパワーオンリセット回路の他の例の原理
的構成図ある。
的構成図ある。
１，２１１ カウンタ １１〜１５ ラッチ １６ クロックドライバ １０１〜１０４ ｐチャネル型ＭＯＳトランジスタ １０５，１０６，２０２ ｎチャネル型ＭＯＳトラン
ジスタ １０７，１０８，２０５〜２０８，２１６ インバー
タ ２０１，２１５ 抵抗素子 ２０３，２０４ 容量素子 ２１２ Ｄ型フリップフロップ ２１３，２１４ スイッチ
ジスタ １０７，１０８，２０５〜２０８，２１６ インバー
タ ２０１，２１５ 抵抗素子 ２０３，２０４ 容量素子 ２１２ Ｄ型フリップフロップ ２１３，２１４ スイッチ
Claims (6)
- 【請求項１】 入力されたデータおよびクロック信号を
互に有効または無効とするように動作して保持すべき内
容を更新する書き換え手段をもつラッチを有し、このラ
ッチを多段従属接続してなるカウンタのみで構成される
ことを特徴とするパワーオンリセット回路。 - 【請求項２】 前記カウンタは、データ入力端とデータ
出力端とクロック信号入力端とを有するラッチを複数個
備え、これらのラッチはそれぞれのラッチの出力端が次
段のラッチの前記データ入力端に接続される多段従属接
続のカウンタであって、初段のラッチのみは前記データ
入力端が接地電位に接続され、奇数段のラッチの前記ク
ロック信号入力端には、前記クロック信号を極性反転す
るクロックドライバの出力端がそれぞれ共通接続され、
偶数段のラッチの前記クロック信号入力端には、前記ク
ロックドライバの入力端がそれぞれ接続されて構成され
請求項１記載のパワーオンリセット回路。 - 【請求項３】 前記ラッチは、電源電位にソース電極が
接続される第１のｐチャル型ＭＯＳトランジスタおよび
接地電位にソース電極が接続される第１のｎチャネル型
ＭＯＳトランジスタのドレイン電極を互に接続して出力
端とするとともに、ゲート電極を互に接続して入力端と
する第１のインバータと、電源電位にソース電極が接続
される第２のｐチャネル型ＭＯＳトランジスタおよび接
地電位にソース電極が接続される第２のｎチャネル型Ｍ
ＯＳトランジスタのドレイン電極を互に接続して出力端
とするとともにゲート電極を互に接続して入力端とする
第２のインバータとが、互に前記第１のインバータの出
力端を前記第２のインバータの入力端に前記第２のイン
バータの出力端を前記第１のインバータの入力端に接続
され、この第１のインバータの入力端にドレイン電極が
接続される第３のｐチャネル型ＭＯＳトランジスタのソ
ース電極と電源電位にソース電極が接続される第４のｐ
チャネル型ＭＯＳトランジスタのドレイン電極とが接続
されて構成され、前記第４のｐチャネル型ＭＯＳトラン
ジスタのゲート電極を入力端、前記第３のｐチャネル型
ＭＯＳトランジスタのゲート電極をクロック信号入力端
としてラッチ内容の書き換え用トランジスタとし、第１
のインバータの出力端をラッチの出力端とする構成から
なる請求項１記載のパワーオンリセット回路。 - 【請求項４】 前記書き変え手段が前記ラッチの入力端
を電源電位にプルアップする機能を有する請求項３記載
のパワーオンリセット回路。 - 【請求項５】 前記書き変え手段を構成する前記プルア
ップ機能の素子は前記第１のインバータを構成する前記
第２のｎチャネル型ＭＯＳトランジスタよりも電流駆動
能力が大きいトランジスタであって、さらに、前記第１
のインバータを構成する前記第１のｐチャネル型ＭＯＳ
トランジスタは前記第１のｎチャネル型ＭＯＳトランジ
スタよりも電流駆動能力が大きい請求項３記載のパワー
オンリセット回路。 - 【請求項６】 前記カウンタは、奇数段の前記クロック
信号入力端が電源電位の接地電位から通常動作電圧の電
源電位へ上昇する遷移期間は、カウント動作をしない状
態に保持されるとともに、前記カウンタの初段ラッチの
データ入力端は前記遷移期間を含む電源電位の全期間に
渡って接地電位に保持され、カウンタ最終段のラッチか
らパワーオンリセット信号を出力する請求項１、２、
３、４または５記載のパワーオンリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7409296A JPH09266438A (ja) | 1996-03-28 | 1996-03-28 | パワーオンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7409296A JPH09266438A (ja) | 1996-03-28 | 1996-03-28 | パワーオンリセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09266438A true JPH09266438A (ja) | 1997-10-07 |
Family
ID=13537205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7409296A Pending JPH09266438A (ja) | 1996-03-28 | 1996-03-28 | パワーオンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09266438A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009206865A (ja) * | 2008-02-28 | 2009-09-10 | Fujitsu Microelectronics Ltd | 半導体装置のリセット回路 |
-
1996
- 1996-03-28 JP JP7409296A patent/JPH09266438A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009206865A (ja) * | 2008-02-28 | 2009-09-10 | Fujitsu Microelectronics Ltd | 半導体装置のリセット回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990824 |