JP2007036820A - ノイズ除去回路 - Google Patents
ノイズ除去回路 Download PDFInfo
- Publication number
- JP2007036820A JP2007036820A JP2005218854A JP2005218854A JP2007036820A JP 2007036820 A JP2007036820 A JP 2007036820A JP 2005218854 A JP2005218854 A JP 2005218854A JP 2005218854 A JP2005218854 A JP 2005218854A JP 2007036820 A JP2007036820 A JP 2007036820A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- gate
- timing
- noise
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
【解決手段】 ANDゲート241および242は、ゲート信号Gに応じて、前段の回路から出力される相互に逆相関係のタイミング信号を通過させ、または遮断する。XORゲート230は、タイミング信号φa1およびφb1のレベルが一致していないとき、これらを通過させるゲート信号Gを出力し、レベルが一致しているとき、これらを遮断させるゲート信号Gを出力する。双安定回路250は、ANDゲート241および242を通過したタイミング信号φa2およびφb2を保持し、保持状態を示すタイミング信号φcを後段の回路に出力する。
【選択図】 図2
Description
かかる発明によれば、第1の回路からの第1および第2の入力信号が双安定回路により保持され、保持状態を示す信号が第1の回路に供給される。そして、外来のノイズの影響により、第1および第2の入力信号に同相のノイズが発生した場合には、ゲート信号発生回路により、第1および第2の入力信号の双安定回路への入力が阻止される。従って、外来ノイズの影響が第2の回路に伝播するのを阻止することができる。
図1は、この発明の一実施形態であるノイズ除去回路を用いたオーディオ装置に用いられる信号処理装置の構成を示すブロック図である。この装置では、前掲図8のものと同様、PLL101には第1の電源から電源電圧VDD1およびVSS1が供給され、信号処理回路102には第2の電源から電源電圧VDD2およびVSS2が供給される。そして、PLL101と信号処理回路102との間には、PLL101から出力されるタイミング信号φから互いに逆相関係にある2相のタイミング信号φaおよびφbを発生するタイミング信号出力回路10と、この2相のタイミング信号φaおよびφbに基づきノイズを含まないタイミング信号φcを信号処理回路102に出力するノイズ除去回路20とが介挿されている。ここで、タイミング信号出力回路10には第1の電源から電源電圧VDD1およびVSS1が供給され、ノイズ除去回路20には第2の電源から電源電圧VDD2およびVSS2が供給される。
以上が本実施形態の構成である。
Claims (2)
- 第1および第2の回路間に介挿され、前記第1の回路から前記第2の回路に供給される信号のノイズを除去するノイズ除去回路において、
ゲート信号に応じて、前記第1の回路から出力される相互に逆相関係の第1および第2の入力信号を通過させ、または遮断する第1および第2のゲート回路と、
前記第1および第2の入力信号のレベルが一致していないとき、前記第1および第2の入力信号を通過させるゲート信号を前記第1および第2のゲート回路に出力し、前記第1および第2の入力信号にレベルが一致しているとき、前記第1および第2の入力信号を遮断させるゲート信号を前記第1および第2のゲート回路に出力するゲート信号発生回路と、
前記第1および第2のゲート回路を通過した第1および第2の入力信号を保持し、保持状態を示す信号を前記第2の回路に出力する双安定回路と
を具備することを特徴とするノイズ除去回路。 - 前記双安定回路は、前記第1および第2のゲート回路を通過した第1および第2の入力信号に現れる所定パルス幅以内のパルスを消失させる減衰手段を具備することを特徴とする請求項1に記載のノイズ除去回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005218854A JP2007036820A (ja) | 2005-07-28 | 2005-07-28 | ノイズ除去回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005218854A JP2007036820A (ja) | 2005-07-28 | 2005-07-28 | ノイズ除去回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007036820A true JP2007036820A (ja) | 2007-02-08 |
Family
ID=37795501
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005218854A Pending JP2007036820A (ja) | 2005-07-28 | 2005-07-28 | ノイズ除去回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007036820A (ja) |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62272713A (ja) * | 1986-05-21 | 1987-11-26 | Fuji Electric Co Ltd | 入力回路 |
JPH01268310A (ja) * | 1988-04-20 | 1989-10-26 | Fujitsu Ltd | クロック回路 |
JPH01311718A (ja) * | 1988-06-10 | 1989-12-15 | Nec Ic Microcomput Syst Ltd | クロックドライバー回路 |
JPH0332110A (ja) * | 1989-06-28 | 1991-02-12 | Mitsubishi Electric Corp | クロツクジエネレータ |
JPH0433407A (ja) * | 1990-05-30 | 1992-02-04 | Nec Corp | ラッチ回路 |
JPH0454721A (ja) * | 1990-06-25 | 1992-02-21 | Nec Corp | クロックドライバー回路 |
JPH0846430A (ja) * | 1994-07-29 | 1996-02-16 | Nec Corp | 発振回路 |
-
2005
- 2005-07-28 JP JP2005218854A patent/JP2007036820A/ja active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62272713A (ja) * | 1986-05-21 | 1987-11-26 | Fuji Electric Co Ltd | 入力回路 |
JPH01268310A (ja) * | 1988-04-20 | 1989-10-26 | Fujitsu Ltd | クロック回路 |
JPH01311718A (ja) * | 1988-06-10 | 1989-12-15 | Nec Ic Microcomput Syst Ltd | クロックドライバー回路 |
JPH0332110A (ja) * | 1989-06-28 | 1991-02-12 | Mitsubishi Electric Corp | クロツクジエネレータ |
JPH0433407A (ja) * | 1990-05-30 | 1992-02-04 | Nec Corp | ラッチ回路 |
JPH0454721A (ja) * | 1990-06-25 | 1992-02-21 | Nec Corp | クロックドライバー回路 |
JPH0846430A (ja) * | 1994-07-29 | 1996-02-16 | Nec Corp | 発振回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2003318726A (ja) | ラッチ形レベルコンバータおよび受信回路 | |
US4797575A (en) | Flip-flop with identical propagation delay in clock pass through mode and in normal operation | |
US11115035B2 (en) | Semiconductor devices | |
JP2007036820A (ja) | ノイズ除去回路 | |
KR100433648B1 (ko) | 지연-정합클럭및데이터신호발생기 | |
CN108365845B (zh) | 快速响应的无参考频率检测器 | |
WO2019226256A1 (en) | Method, apparatus, and system for a level shifting latch with embedded logic | |
US9479147B2 (en) | Synchroniser flip-flop | |
US8618871B2 (en) | Noise reduction device and semiconductor device having the same | |
JP4292917B2 (ja) | クロック出力回路 | |
JP7169781B2 (ja) | 信号処理装置および方法 | |
JP2006237664A (ja) | ラッチ回路またはフリップフロップ回路 | |
JP2008310943A (ja) | 半導体メモリ装置 | |
CN117240256A (zh) | 一种毛刺信号的消除电路、方法及信号处理电路 | |
KR101699237B1 (ko) | 별개의 클럭 동기 시스템 2개를 하나로 병합 가능하게 하는 클럭 중개 회로 및 그 중개 회로를 구비한 회로 | |
KR100897284B1 (ko) | 온 다이 터미네이션 제어 장치 | |
KR100803370B1 (ko) | Dll 회로의 리셋 장치 및 방법 | |
KR102015517B1 (ko) | 반도체 장치의 노이즈 제거 회로 | |
JP6676166B2 (ja) | パルス幅補正回路 | |
JP6040806B2 (ja) | クロック供給回路 | |
JP3967300B2 (ja) | クロック再生回路 | |
KR100516712B1 (ko) | 타임 히스테리시스 특성을 가지는 디지털 제어로직 회로 | |
KR101515285B1 (ko) | 클럭 및 데이터 복원회로용 고속 저전력 전압-전류 변환기 | |
KR100738958B1 (ko) | 반도체 메모리 장치의 데이터 출력 프리드라이버 | |
KR930004267B1 (ko) | 잡음펄스 억제회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080521 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101022 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101109 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110107 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110816 |