JPH01311718A - クロックドライバー回路 - Google Patents
クロックドライバー回路Info
- Publication number
- JPH01311718A JPH01311718A JP63143964A JP14396488A JPH01311718A JP H01311718 A JPH01311718 A JP H01311718A JP 63143964 A JP63143964 A JP 63143964A JP 14396488 A JP14396488 A JP 14396488A JP H01311718 A JPH01311718 A JP H01311718A
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- JP
- Japan
- Prior art keywords
- circuit
- clock driver
- timing data
- driver circuit
- output
- Prior art date
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- Pending
Links
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- 239000003990 capacitor Substances 0.000 abstract description 3
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 4
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 4
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 4
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はクロックドライバー回路に関し、特にクロック
信号に対して２相の出力と、その出力各々がもう一方の
出力に対して非重複期間を有するクロックドライバー回
路に関する。
信号に対して２相の出力と、その出力各々がもう一方の
出力に対して非重複期間を有するクロックドライバー回
路に関する。
従来、集積回路装置特にマイクロプロセッサ等において
は、内部動作及び外部装置との同期を得る為にクロック
信号を供給する必要があった。しかも高速動作を要求さ
れる為にクロック信号をそのまま集積回路装置上の回路
に供給せず、第２図に示した様なりロックドライバー回
路を用いて２相の出力を作り（以後この出力を内部クロ
ックと呼ぶ）、それを集積回路装置上の回路（以後これ
を内部回路と呼ぶ）に供給していた。
は、内部動作及び外部装置との同期を得る為にクロック
信号を供給する必要があった。しかも高速動作を要求さ
れる為にクロック信号をそのまま集積回路装置上の回路
に供給せず、第２図に示した様なりロックドライバー回
路を用いて２相の出力を作り（以後この出力を内部クロ
ックと呼ぶ）、それを集積回路装置上の回路（以後これ
を内部回路と呼ぶ）に供給していた。
また、第２図に示した回路の出力ＣＬＫＩとＣＬＫ２は
入力端子２１５に第３図で示した様な波形ＣＬＫが印加
されると、それぞれ波形ＣＬＫ１、ＣＬＫ２を出力する
。そしてＣＬＫＩ、ＣＬＫ２は相方ともにロウレベルの
期間、すなわち非重複期間ΔＴｌ、八Ｔ２を有するが、
これは第２図の容量２１３，２１４を増減することによ
って任意に設定することができる。
入力端子２１５に第３図で示した様な波形ＣＬＫが印加
されると、それぞれ波形ＣＬＫ１、ＣＬＫ２を出力する
。そしてＣＬＫＩ、ＣＬＫ２は相方ともにロウレベルの
期間、すなわち非重複期間ΔＴｌ、八Ｔ２を有するが、
これは第２図の容量２１３，２１４を増減することによ
って任意に設定することができる。
上述した従来のクロックドライバー回路は、内部クロツ
タ信号に非重複期間を設けるために抵抗と容量による伝
搬遅延を利用しているが、この非重複期間をどの程度の
時間に設定すればよいかを回路設計時に見積ることは非
常に困難である。すなわち適切な非重複期間を設定する
ためには幾度もの試作を要する。というのは適切な非重
複期間を設定するためには、マスクパターン設計が終了
した時点の内部クロック信号を駆動するインバータにつ
ながる抵抗及び容量を正確に知らねばならないからであ
る。さらに非重複期間を決めている集積回路装置上のイ
ンバータ及び容量は簡単には変えられず、どうしても変
えたい場合にはマスクパターンの変更を要する。
タ信号に非重複期間を設けるために抵抗と容量による伝
搬遅延を利用しているが、この非重複期間をどの程度の
時間に設定すればよいかを回路設計時に見積ることは非
常に困難である。すなわち適切な非重複期間を設定する
ためには幾度もの試作を要する。というのは適切な非重
複期間を設定するためには、マスクパターン設計が終了
した時点の内部クロック信号を駆動するインバータにつ
ながる抵抗及び容量を正確に知らねばならないからであ
る。さらに非重複期間を決めている集積回路装置上のイ
ンバータ及び容量は簡単には変えられず、どうしても変
えたい場合にはマスクパターンの変更を要する。
本発明の目的は、以上のような困難さを解決し、マスク
パターンの変更なしに非重複期間を変えられるクロック
ドライバー回路を提供することにある。
パターンの変更なしに非重複期間を変えられるクロック
ドライバー回路を提供することにある。
本発明のクロ・ツクドライバー回路は、クロック信号に
対して２相の出力を備え、各々の出力がもう一方の出力
の立上り、もしくは立下りより任意に設定可能な非重複
期間の後に変化するクロックドライバー回路において、
入力端子から前記非重複期間を２つ以上設定して前記入
力端子に与えた情報を記憶する記憶回路を備えることを
特徴とする。
対して２相の出力を備え、各々の出力がもう一方の出力
の立上り、もしくは立下りより任意に設定可能な非重複
期間の後に変化するクロックドライバー回路において、
入力端子から前記非重複期間を２つ以上設定して前記入
力端子に与えた情報を記憶する記憶回路を備えることを
特徴とする。
以下、本発明について図面を参照して説明する。
第１図は本発明の一実施例のクロックドライバー回路の
回路図である。同図においてインバータ１２５．１２６
とトランクファーゲート１２４は１ピツｌ〜の記憶回路
を構成しており、インバータ１２８．１２９とトランス
ファーゲート１２７も同様に１ビツトの記憶回路（以ｆ
＆羊に記憶回路と呼ぶ）を構成している。第１図に示し
たクロックドライバー回路は記憶回路として書き換え可
能な記憶回路を用いているので、回路素子に電源電圧及
び接地電圧（以後単に電源と略す）を与えた状態では有
効な非重複期間を決める情報（以後タイミングデータと
呼ぶ）は記憶回路には記憶されていない、従って記憶回
路にタイミングデータを書き込むために入力端子１３５
に電源電圧（以後ハイレベルと呼ぶ）を入力する。する
とインバータ１２１の入力はハイレベルなのでその出力
は接地電圧（以後ロウレベルと呼ぶ）となり、その結果
トランスファゲート１２２と１２３はオン状態となるの
で、入力端子１３６，１３７に与えられたロウレベル又
はハイレベルの入力を記憶回路に与えることができる。
回路図である。同図においてインバータ１２５．１２６
とトランクファーゲート１２４は１ピツｌ〜の記憶回路
を構成しており、インバータ１２８．１２９とトランス
ファーゲート１２７も同様に１ビツトの記憶回路（以ｆ
＆羊に記憶回路と呼ぶ）を構成している。第１図に示し
たクロックドライバー回路は記憶回路として書き換え可
能な記憶回路を用いているので、回路素子に電源電圧及
び接地電圧（以後単に電源と略す）を与えた状態では有
効な非重複期間を決める情報（以後タイミングデータと
呼ぶ）は記憶回路には記憶されていない、従って記憶回
路にタイミングデータを書き込むために入力端子１３５
に電源電圧（以後ハイレベルと呼ぶ）を入力する。する
とインバータ１２１の入力はハイレベルなのでその出力
は接地電圧（以後ロウレベルと呼ぶ）となり、その結果
トランスファゲート１２２と１２３はオン状態となるの
で、入力端子１３６，１３７に与えられたロウレベル又
はハイレベルの入力を記憶回路に与えることができる。
次に入力端子１３５の入力をロウレベルにするとトラン
スファーゲート１２２．１２３はオフ状態になるので、
記憶回路は入力端子１３６．１３７から電気的に切りは
なされてしまうが、書き込まれたタイミングデータは保
持しつづけることが可能であり、さらに書き込まれたタ
イミングデータを常に出力しつづける。このため、例え
ばインバータ１３０の入力に接続される記憶回路に書き
込まれたタイミングデータがハイレベルの場合にはイン
バータ１３０の出力はロウレベルとなり、さらにインバ
ータ１３１の出力はハイレベルになるので、トランスフ
ァーゲート１１７，１１９はオン状態となる。従ってイ
ンバータ１０６，１１１の出力にはそれぞれ容量１１４
，１１６がトランスファーゲート１１７，１１９を介し
て接続されることになる。
スファーゲート１２２．１２３はオフ状態になるので、
記憶回路は入力端子１３６．１３７から電気的に切りは
なされてしまうが、書き込まれたタイミングデータは保
持しつづけることが可能であり、さらに書き込まれたタ
イミングデータを常に出力しつづける。このため、例え
ばインバータ１３０の入力に接続される記憶回路に書き
込まれたタイミングデータがハイレベルの場合にはイン
バータ１３０の出力はロウレベルとなり、さらにインバ
ータ１３１の出力はハイレベルになるので、トランスフ
ァーゲート１１７，１１９はオン状態となる。従ってイ
ンバータ１０６，１１１の出力にはそれぞれ容量１１４
，１１６がトランスファーゲート１１７，１１９を介し
て接続されることになる。
逆に上記タイミングデータがロウレベルの場合にはイン
バータ１３０の出力はハイレベルでインバータ１３１の
出力はロウレベルであるので、トランスファーゲート１
１７，１１９はオフ状態となりインバータ１０６，１１
１の出力には容量１１４．１１６は全く接続されない事
になる。
バータ１３０の出力はハイレベルでインバータ１３１の
出力はロウレベルであるので、トランスファーゲート１
１７，１１９はオフ状態となりインバータ１０６，１１
１の出力には容量１１４．１１６は全く接続されない事
になる。
以上のように記憶回路に記憶したタイミングデータに応
じた容量を選択的にインバータ１０６゜１１１の出力に
接続することができるという事は非重複期間の長さを選
択的に増減させることが可能であることを示している。
じた容量を選択的にインバータ１０６゜１１１の出力に
接続することができるという事は非重複期間の長さを選
択的に増減させることが可能であることを示している。
なお、上記の実施例における記憶制御回路としてはイン
バータ１２１．入力端子１３５．及びトランスファーゲ
ート１２２，１２３，１２４゜１２７が、非重複期間制
御回路としてインバータ１３０，１３１，１３２，１３
３とトランスファーゲート１１７，１１８，１１９，１
２０．及び容量１１３，１１４，１１５，１１６がそれ
ぞれ対応している。
バータ１２１．入力端子１３５．及びトランスファーゲ
ート１２２，１２３，１２４゜１２７が、非重複期間制
御回路としてインバータ１３０，１３１，１３２，１３
３とトランスファーゲート１１７，１１８，１１９，１
２０．及び容量１１３，１１４，１１５，１１６がそれ
ぞれ対応している。
以上説明したように本発明はクロックドライバー回路に
タイミングデータを記憶する記憶回路と、前記記憶回路
を制御するための記憶制御回路、及び記憶回路に記憶さ
れた情報通りに非重複期間を変化させる非重複期間制御
回路を有することによって、マスクパターンの変更なし
に非重複期間を自由に変更できるという効果がある。
タイミングデータを記憶する記憶回路と、前記記憶回路
を制御するための記憶制御回路、及び記憶回路に記憶さ
れた情報通りに非重複期間を変化させる非重複期間制御
回路を有することによって、マスクパターンの変更なし
に非重複期間を自由に変更できるという効果がある。
第１図は本発明によるクロックドライバー回路の一実施
例を示す回路図、第２図は従来のクロックドライバー回
路の例を示す回路図、第３図は第２図のクロックドライ
バー回路のタイムチャートである。 １０６、 １１１． １２１． １２５． １２６．
１２８、 １２９． １３０． １３１． １３２．
１３３・・・インバータ、１１７，１１８，１１９，１
２０゜１２２．１２３，１２４，１２７・・・トランス
ファーゲート、１１３，１１４，１１５．１１６・・・
容量、１３５，１３６，１３７・・・入力端子、ＣＬＫ
ｌ、ＣＬＫ２・・・出力、ＣＬＫ・・・入力。
例を示す回路図、第２図は従来のクロックドライバー回
路の例を示す回路図、第３図は第２図のクロックドライ
バー回路のタイムチャートである。 １０６、 １１１． １２１． １２５． １２６．
１２８、 １２９． １３０． １３１． １３２．
１３３・・・インバータ、１１７，１１８，１１９，１
２０゜１２２．１２３，１２４，１２７・・・トランス
ファーゲート、１１３，１１４，１１５．１１６・・・
容量、１３５，１３６，１３７・・・入力端子、ＣＬＫ
ｌ、ＣＬＫ２・・・出力、ＣＬＫ・・・入力。
Claims (1)
- クロック信号に対して２相の出力を備え、各々の出力
がもう一方の出力の立上り、もしくは立下りより任意に
設定可能な非重複期間の後に変化するクロックドライバ
ー回路において、入力端子から前記非重複期間を２つ以
上設定して前記入力端子に与えた情報を記憶する記憶回
路を備えることを特徴とするクロックドライバー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143964A JPH01311718A (ja) | 1988-06-10 | 1988-06-10 | クロックドライバー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143964A JPH01311718A (ja) | 1988-06-10 | 1988-06-10 | クロックドライバー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01311718A true JPH01311718A (ja) | 1989-12-15 |
Family
ID=15351148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63143964A Pending JPH01311718A (ja) | 1988-06-10 | 1988-06-10 | クロックドライバー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01311718A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007036820A (ja) * | 2005-07-28 | 2007-02-08 | Yamaha Corp | ノイズ除去回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS566525A (en) * | 1979-06-29 | 1981-01-23 | Hitachi Ltd | 2-phase clock pulse generating circuit |
| JPS6074815A (ja) * | 1983-09-30 | 1985-04-27 | Nec Corp | スイツチト・キヤパシタ回路のクロツク発生回路 |
| JPS61236211A (ja) * | 1985-04-12 | 1986-10-21 | Hitachi Ltd | クロツク発生回路 |
-
1988
- 1988-06-10 JP JP63143964A patent/JPH01311718A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS566525A (en) * | 1979-06-29 | 1981-01-23 | Hitachi Ltd | 2-phase clock pulse generating circuit |
| JPS6074815A (ja) * | 1983-09-30 | 1985-04-27 | Nec Corp | スイツチト・キヤパシタ回路のクロツク発生回路 |
| JPS61236211A (ja) * | 1985-04-12 | 1986-10-21 | Hitachi Ltd | クロツク発生回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007036820A (ja) * | 2005-07-28 | 2007-02-08 | Yamaha Corp | ノイズ除去回路 |
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