JPS6347010B2 - - Google Patents
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- Publication number
- JPS6347010B2 JPS6347010B2 JP55122000A JP12200080A JPS6347010B2 JP S6347010 B2 JPS6347010 B2 JP S6347010B2 JP 55122000 A JP55122000 A JP 55122000A JP 12200080 A JP12200080 A JP 12200080A JP S6347010 B2 JPS6347010 B2 JP S6347010B2
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- JP
- Japan
- Prior art keywords
- mos transistor
- signal
- circuit
- transistor
- gate
- Prior art date
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- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は電子時計の波形整形回路に関するもの
であり、その目的とする所は従来の方法に比べて
より小さく構成出来て、しかも消費電力の面から
見ても有利な波形整形回路を提供する事にある。
であり、その目的とする所は従来の方法に比べて
より小さく構成出来て、しかも消費電力の面から
見ても有利な波形整形回路を提供する事にある。
以下図面に基ずいて詳細に説明すると、第１図
は標準的な電子時計回路の構成であつて、発振器
１の出力は第１の分周器２に与えられ、該第１の
分周器２の出力は第２の分周器３に与えられ、該
第２の分周器３の出力は機能回路４に与えられ、
該機能回路４の出力は指示装置５に与えられる。
最新の時計回路に於ては発振器１と第１の分周器
２とからなる図中点線で示される回路部分は他の
回路部分に印加される電源圧Vssよりも小さな電
源電圧Vslで動作するように構成されているもの
が多い。例えばVssが−3vでVslが−1.5vである。
この様な場合、Vsl系の部分からVss系の部分へ
供給される信号は、そのレベルをシフトする必要
が有り、この装置をレベルシフタと呼んでいる。
は標準的な電子時計回路の構成であつて、発振器
１の出力は第１の分周器２に与えられ、該第１の
分周器２の出力は第２の分周器３に与えられ、該
第２の分周器３の出力は機能回路４に与えられ、
該機能回路４の出力は指示装置５に与えられる。
最新の時計回路に於ては発振器１と第１の分周器
２とからなる図中点線で示される回路部分は他の
回路部分に印加される電源圧Vssよりも小さな電
源電圧Vslで動作するように構成されているもの
が多い。例えばVssが−3vでVslが−1.5vである。
この様な場合、Vsl系の部分からVss系の部分へ
供給される信号は、そのレベルをシフトする必要
が有り、この装置をレベルシフタと呼んでいる。
第２図はレベルシフタの代表例であつて、２つ
のＰチヤネルMOSトランジスタと２つのＮチヤ
ネルMOSトランジスタとで構成されているが、
ＰチヤネルMOSトランジスタとＮチヤネルMOS
トランジスタとは、その内部抵抗の大きさに明か
な差が必要であるため、この回路は集積回路の中
に於ては基準のMOSトランジスタ４個分よりは、
はるかに大きな面積を必要とする。
のＰチヤネルMOSトランジスタと２つのＮチヤ
ネルMOSトランジスタとで構成されているが、
ＰチヤネルMOSトランジスタとＮチヤネルMOS
トランジスタとは、その内部抵抗の大きさに明か
な差が必要であるため、この回路は集積回路の中
に於ては基準のMOSトランジスタ４個分よりは、
はるかに大きな面積を必要とする。
第３図は第２図に示したレベルシフタの動作波
形を示したもので、−1.5v系の信号Ａが−3v系の
信号Ｂにレベルシフトされる状態を示している。
第４図は時計回路の他の一つの例であつて、低電
圧系の第１の分周器２の信号は第１のレベルシフ
タ６を介して高電圧系の第２の分周器３に与えら
れ、該分周器３の出力は機能回路７に与えられ
る。ここまでの接続が標準の接続なのであるが、
機能回路７は前記第１の分周器２より、より高い
周波数の入力信号を必要とする場合がある。この
様な場合は第２のレベルシフタ８が必要となつて
来る。従来の方式によれば第２のレベルシフタ８
は第１のレベルシフタ６と同一の物が使われ、そ
の具体的回路例は第２図に示した如きものであつ
た。
形を示したもので、−1.5v系の信号Ａが−3v系の
信号Ｂにレベルシフトされる状態を示している。
第４図は時計回路の他の一つの例であつて、低電
圧系の第１の分周器２の信号は第１のレベルシフ
タ６を介して高電圧系の第２の分周器３に与えら
れ、該分周器３の出力は機能回路７に与えられ
る。ここまでの接続が標準の接続なのであるが、
機能回路７は前記第１の分周器２より、より高い
周波数の入力信号を必要とする場合がある。この
様な場合は第２のレベルシフタ８が必要となつて
来る。従来の方式によれば第２のレベルシフタ８
は第１のレベルシフタ６と同一の物が使われ、そ
の具体的回路例は第２図に示した如きものであつ
た。
更に機能回路７が高い周波数の入力信号を必要
とする場合、その目的は第５図に示す如く、高い
周波数の信号Φ1と低い周波数の信号Φ2を組合せ
て、低い周波数の、極めてデユーテイサイクルの
小さい（又は極めて大きい）信号を得る事である
事がほとんどである。
とする場合、その目的は第５図に示す如く、高い
周波数の信号Φ1と低い周波数の信号Φ2を組合せ
て、低い周波数の、極めてデユーテイサイクルの
小さい（又は極めて大きい）信号を得る事である
事がほとんどである。
この目的のために従来行われていた方法は、例
えば第６図に示す如き構成によるものであつて、
従来型のレベルシフタと３つのNORゲートを使
用していた。この回路部分が占める面積はトラン
ジスタ16ケ分より大きい事は前述した理由により
明かである。
えば第６図に示す如き構成によるものであつて、
従来型のレベルシフタと３つのNORゲートを使
用していた。この回路部分が占める面積はトラン
ジスタ16ケ分より大きい事は前述した理由により
明かである。
次に消費電力の点で考えてみても、この回路は
問題を有する事が判る。即ち、相補型MOSトラ
ンジスタ回路に於ては、各ノードに浮遊する容量
をＣ、このノードが単位時間内に動く回数をｆ、
その振巾をＶとするとき、消費される電力は
ΣfCV2として表わされる。そこで第６図の場合に
ついて考えてみると、まずレベルシフタを駆動す
るための信号は低電圧系であつて、この電圧を仮
に1.5Vとすると、この信号は正相及び逆相の２
つが必要であり、従つて２×1.52×ｆ×C1＝
4.5fC1の電力消費となる。
問題を有する事が判る。即ち、相補型MOSトラ
ンジスタ回路に於ては、各ノードに浮遊する容量
をＣ、このノードが単位時間内に動く回数をｆ、
その振巾をＶとするとき、消費される電力は
ΣfCV2として表わされる。そこで第６図の場合に
ついて考えてみると、まずレベルシフタを駆動す
るための信号は低電圧系であつて、この電圧を仮
に1.5Vとすると、この信号は正相及び逆相の２
つが必要であり、従つて２×1.52×ｆ×C1＝
4.5fC1の電力消費となる。
第２図の点Ｂ及びＣは高電圧系で動く。この電
圧を仮に3Vとすれば、点Ｂ及びＣで消費される
電力は、32fC2＋32fC3である。
圧を仮に3Vとすれば、点Ｂ及びＣで消費される
電力は、32fC2＋32fC3である。
第６図に戻つて点Ｐは点Ｙが論理的にＯであれ
ば点Ｂの波形が逆転して出て来る事を考えればほ
ぼ32×ｆ／２C4である。ノードＸ及びＹに関しては 周波数が低い事で無視し、かつ各ノードの容量
C1，C2，C3，C4を簡単のためほぼ同じ程度と考
えれば、合計では27fCとなる。
ば点Ｂの波形が逆転して出て来る事を考えればほ
ぼ32×ｆ／２C4である。ノードＸ及びＹに関しては 周波数が低い事で無視し、かつ各ノードの容量
C1，C2，C3，C4を簡単のためほぼ同じ程度と考
えれば、合計では27fCとなる。
実際にはノードＢ及びＣに関しては容量の値が
通常のノードに比べて10倍以上となる事が多いか
ら、全体の消費電力は27fCよりもはるかに大き
くなる。
通常のノードに比べて10倍以上となる事が多いか
ら、全体の消費電力は27fCよりもはるかに大き
くなる。
本発明は第５図に示されているような波形を得
るために従来使用されていた第６図の如き回路構
成に関して上記の欠点を認め、これを改善するた
めになされたものである。
るために従来使用されていた第６図の如き回路構
成に関して上記の欠点を認め、これを改善するた
めになされたものである。
第７図は本発明の一実施例であり、ソースを電
源の高電位側OVに接続した第１のＰチヤネル
MOSトランジスタ９のドレインと第２のＰチヤ
ネルMOSトランジスタ１０のソースとを接続し、
該第２のＰチヤネルMOSトランジスタ１０のソ
ースは第３のＮチヤネルMOSトランジスタ１１
のドレインと接続し、該ＮチヤネルMOSトラン
ジスタ１１のソースは高電圧系の低電位側電源線
（例えば−3V）に接続する。
源の高電位側OVに接続した第１のＰチヤネル
MOSトランジスタ９のドレインと第２のＰチヤ
ネルMOSトランジスタ１０のソースとを接続し、
該第２のＰチヤネルMOSトランジスタ１０のソ
ースは第３のＮチヤネルMOSトランジスタ１１
のドレインと接続し、該ＮチヤネルMOSトラン
ジスタ１１のソースは高電圧系の低電位側電源線
（例えば−3V）に接続する。
前記第１のＰチヤネルMOSトランジスタ９の
ゲートには低電圧系の信号1（例えばOV〜1.5V
の振巾を有する）を印加し、前記第２のＰチヤネ
ルMOSトランジスタ１０と前記第３のＮチヤネ
ルMOSトランジスタ１１のゲートには共通に高
電圧系の信号Φ2を印加する。
ゲートには低電圧系の信号1（例えばOV〜1.5V
の振巾を有する）を印加し、前記第２のＰチヤネ
ルMOSトランジスタ１０と前記第３のＮチヤネ
ルMOSトランジスタ１１のゲートには共通に高
電圧系の信号Φ2を印加する。
前記トランジスタ１０及び１１のドレインは共
通にしてNORゲート１２の一方の端子に接続し、
該NORゲート１２の他の一方の端子には前記信
号Φ2を印加する。この回路の動作波形を第８図
に示す。信号Φ2が0Vの時はトランジスタ１０は
オフ状態にあり、トランジスタ１１はオン状態に
あるからノードＷは−3Vである。
通にしてNORゲート１２の一方の端子に接続し、
該NORゲート１２の他の一方の端子には前記信
号Φ2を印加する。この回路の動作波形を第８図
に示す。信号Φ2が0Vの時はトランジスタ１０は
オフ状態にあり、トランジスタ１１はオン状態に
あるからノードＷは−3Vである。
信号Φ2が0Vから−3Vになつた瞬間、トランジ
スタ１１はオフ、トランジスタ１０はオンとなる
が、この時信号1は0Vであるためトランジスタ
９はまだオフのままである。従つてノードＷはフ
ローテイングの状態にあるが、ノードＷに浮遊す
る容量１３のため、ノードＷはほぼ−3Vの電位
を維持する。
スタ１１はオフ、トランジスタ１０はオンとなる
が、この時信号1は0Vであるためトランジスタ
９はまだオフのままである。従つてノードＷはフ
ローテイングの状態にあるが、ノードＷに浮遊す
る容量１３のため、ノードＷはほぼ−3Vの電位
を維持する。
次に信号1が−1.5Vになるとトランジスタ９
はオンとなり、ノードＷはオン状態にある２つの
トランジスタ９及び１０を介して0Vに充電され
る。次に信号Φ2が−3Vのまま信号1が0Vにな
るとノードＷは再びフローテイングとなるが、や
はり容量１３によりほぼ0Vが維持され、従つて
ノードＷは信号Φ2が0Vになるまで継続して0V程
度の電位を維持する。従つて前記NORゲート１
２の出力端Ｚには第５図Ｘと同一の波形が得られ
る。
はオンとなり、ノードＷはオン状態にある２つの
トランジスタ９及び１０を介して0Vに充電され
る。次に信号Φ2が−3Vのまま信号1が0Vにな
るとノードＷは再びフローテイングとなるが、や
はり容量１３によりほぼ0Vが維持され、従つて
ノードＷは信号Φ2が0Vになるまで継続して0V程
度の電位を維持する。従つて前記NORゲート１
２の出力端Ｚには第５図Ｘと同一の波形が得られ
る。
この回路の必要とする面積を考えてみると、ト
ランジスタの数は７個であり、第６図の場合の16
ケの半分以下であり、かつ第２図の如く内部抵抗
の異るトランジスタを必要としないから面積には
更に有利である。次に消費電力の面から考えてみ
ると、第８図の波形で明かな如く、高い周波数で
駆動されるのはトランジスタ９のゲートのみであ
り、前と同様の表わし方をすれば、わずかに
1.52fCであり、第６図に比して1/10程度以下とな
る。この様に本発明によればチツプサイズ、消費
電力の両方に関して大巾な改善がなされる。
ランジスタの数は７個であり、第６図の場合の16
ケの半分以下であり、かつ第２図の如く内部抵抗
の異るトランジスタを必要としないから面積には
更に有利である。次に消費電力の面から考えてみ
ると、第８図の波形で明かな如く、高い周波数で
駆動されるのはトランジスタ９のゲートのみであ
り、前と同様の表わし方をすれば、わずかに
1.52fCであり、第６図に比して1/10程度以下とな
る。この様に本発明によればチツプサイズ、消費
電力の両方に関して大巾な改善がなされる。
上記の説明では高電圧系が0Vから−3V、低電
圧系が0Vから−1.5Vとしたが、場合によつては
高電圧系が0Vから3V、低電圧系が0Vから1.5V
と言う場合も有り得る。
圧系が0Vから−1.5Vとしたが、場合によつては
高電圧系が0Vから3V、低電圧系が0Vから1.5V
と言う場合も有り得る。
この場合には第９図に示す如く、Ｐチヤネル
MOSトランジスタ１４、ＮチヤネルMOSトラン
ジスタ１５，１６及びNANDゲート１７とによ
り接線構成してもよい。
MOSトランジスタ１４、ＮチヤネルMOSトラン
ジスタ１５，１６及びNANDゲート１７とによ
り接線構成してもよい。
次に上記説明に於いては信号1は低電圧系、
信号Φ2は高電圧系としたが、レベル変換を考え
ずに、信号1が高電圧系としても使用出来る事
は明かである。
信号Φ2は高電圧系としたが、レベル変換を考え
ずに、信号1が高電圧系としても使用出来る事
は明かである。
以上述べた如く本発明によればチツプサイズ、
消費電力に関して要求のきびしい時計用集積回路
に於いてその両方に非常に大きな改善を加える事
が出来、効果は極めて大きい。
消費電力に関して要求のきびしい時計用集積回路
に於いてその両方に非常に大きな改善を加える事
が出来、効果は極めて大きい。
第１図は標準的な時計回路の構成を示すブロツ
ク線図、第２図は従来の波形整形回路図、第３図
は第２図の回路の動作波形図、第４図は時計回路
の他の回路構成を示すブロツク線図、第５図は第
４図の回路で必要とされる動作波形図、第６図は
第５図に示された波形を得るために従来使用され
て来た回路図、第７図は本発明の実施例を示す回
路図、第８図は第７図に示した回路の動作波形
図、第９図は本発明の他の実施例を示す回路図で
ある。 ９，１６……第１のMOSトランジスタ、１０，
１５……第２のMOSトランジスタ、１１，１４
……第３のMOSトランジスタ、１２……NORゲ
ート、１７……NANDゲート、1……第１の信
号、Φ2……第２の信号。
ク線図、第２図は従来の波形整形回路図、第３図
は第２図の回路の動作波形図、第４図は時計回路
の他の回路構成を示すブロツク線図、第５図は第
４図の回路で必要とされる動作波形図、第６図は
第５図に示された波形を得るために従来使用され
て来た回路図、第７図は本発明の実施例を示す回
路図、第８図は第７図に示した回路の動作波形
図、第９図は本発明の他の実施例を示す回路図で
ある。 ９，１６……第１のMOSトランジスタ、１０，
１５……第２のMOSトランジスタ、１１，１４
……第３のMOSトランジスタ、１２……NORゲ
ート、１７……NANDゲート、1……第１の信
号、Φ2……第２の信号。
Claims (1)
- １ 第１の電源線に第１のMOSトランジスタの
ソースを接続し、該第１のMOSトランジスタの
ドレインに、該第１のトランジスタと極性が同一
の第２のMOSトランジスタのソースを接続し、
該第２のMOSトランジスタのドレインに、該第
２のMOSトランジスタと極性の異なる第３の
MOSトランジスタのドレインを接続し、該第３
のMOSトランジスタのソースは第２の電源線に
接続し、前記第２のMOSトランジスタと前記第
３のMOSトランジスタのゲート入力端は共通接
続して第２の信号を印加し、前記第１のMOSト
ランジスタのゲートには前記第２の信号よりも振
巾の小さい第１の信号を供給するとともに、前記
第３のMOSトランジスタのドレイン及びゲート
に２つの入力端子を各々接続し、該２つの入力端
子に前記第２の電源線の電位レベルの信号が供給
された時、レベルシフト信号を出力する論理ゲー
トを備えたことを特徴とするレベルシフト機能を
有する波形成形回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55122000A JPS5746534A (en) | 1980-09-03 | 1980-09-03 | Waveform shaping circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55122000A JPS5746534A (en) | 1980-09-03 | 1980-09-03 | Waveform shaping circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5746534A JPS5746534A (en) | 1982-03-17 |
| JPS6347010B2 true JPS6347010B2 (ja) | 1988-09-20 |
Family
ID=14825074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55122000A Granted JPS5746534A (en) | 1980-09-03 | 1980-09-03 | Waveform shaping circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5746534A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0712974Y2 (ja) * | 1987-11-10 | 1995-03-29 | ニスカ株式会社 | 絞り装置 |
| JPH02198435A (ja) * | 1989-01-27 | 1990-08-06 | Konica Corp | ストロボ付カメラ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4948269A (ja) * | 1972-09-14 | 1974-05-10 | ||
| JPS5738996B2 (ja) * | 1973-03-20 | 1982-08-18 | ||
| JPS5317230A (en) * | 1976-07-31 | 1978-02-17 | Toshiba Corp | Delay circuit |
-
1980
- 1980-09-03 JP JP55122000A patent/JPS5746534A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5746534A (en) | 1982-03-17 |
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