JPH0377599B2 - - Google Patents
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- Publication number
- JPH0377599B2 JPH0377599B2 JP60157415A JP15741585A JPH0377599B2 JP H0377599 B2 JPH0377599 B2 JP H0377599B2 JP 60157415 A JP60157415 A JP 60157415A JP 15741585 A JP15741585 A JP 15741585A JP H0377599 B2 JPH0377599 B2 JP H0377599B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- shift register
- output signal
- becomes
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 claims description 10
- 238000013500 data storage Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 9
- 230000005669 field effect Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
- G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
- G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、消費電流が少なく、回路構成が小さ
いシフトレジスタに属する。
いシフトレジスタに属する。
従来、シフトレジスタは第３図の論理図で示す
ように２段のインバータ回路でシフトレジスタ１
段を構成し、２相（もしくは４相）のクロツクで
駆動されていた。第４図で示す回路図は、２相ク
ロツクで構成された従来のシフトレジスタの１つ
の例であり、第５図は第４図で示した回路の動作
タイミング図である。
ように２段のインバータ回路でシフトレジスタ１
段を構成し、２相（もしくは４相）のクロツクで
駆動されていた。第４図で示す回路図は、２相ク
ロツクで構成された従来のシフトレジスタの１つ
の例であり、第５図は第４図で示した回路の動作
タイミング図である。
以下に第４図、および第５図を用いて従来のシ
フトレジスタの動作について詳細に説明する。
フトレジスタの動作について詳細に説明する。
第４図において、Sinは、シフトレジスタ入力
信号S0，S1は、シフトレジスタ出力信号、φ1お
よびφ2はシフトレジスタ駆動用クロツク信号、
T01〜T16は電界効果トランジスタC01，C02，C11，
C12はそれぞれ電界効果トランジスタT02，T04，
T12，T14のゲート容量を示す。又、破線で示し
た部分は、シフトレジスタ１段分を表わし、たと
えばｎ段のシフトレジスタは、これをｎ個接続し
て構成することができ、その時、各符号各は、そ
れぞれT(o-1)1〜T(o-1)6，C(o-1)1〜C(o-1)2、および
So-1として表わされる。
信号S0，S1は、シフトレジスタ出力信号、φ1お
よびφ2はシフトレジスタ駆動用クロツク信号、
T01〜T16は電界効果トランジスタC01，C02，C11，
C12はそれぞれ電界効果トランジスタT02，T04，
T12，T14のゲート容量を示す。又、破線で示し
た部分は、シフトレジスタ１段分を表わし、たと
えばｎ段のシフトレジスタは、これをｎ個接続し
て構成することができ、その時、各符号各は、そ
れぞれT(o-1)1〜T(o-1)6，C(o-1)1〜C(o-1)2、および
So-1として表わされる。
第４図で示すシフトレジスタの動作は、あらか
じめゲート容量C02，C12…，C(o-1)2を高電位に充
電しておき、シフトレジスタの出力S0，S1，…
So-を低電位に設定しておく。次にシフトレジス
タの入力信号Sinを高電位の間にクロツク信号φ1
を高電位に設定すると容量C01が充電され、電界
効果トランジスタT02を導通状態にする。この
時、電界効果トランジスタT01も導通状態となる
が、電界効果トランジスタT01とT02とのオン抵
抗比（以後トランジスタのレシオ比と呼ぶ）を出
力電位が低電位となるように適当な比に設定する
と、接点N0はD.C.的に低電位とすることができ
る。その後、クロツクφ1を低電位に、クロツク
φ2を高電位に設定するとあらかじめ充電されて
いた容量C02はT02を通して放電され、トランジ
スタ出力S0は高電位となり、１サイクルの転送が
完了する。次段に転送する場合は、前記のSinが
S0となり、クロツクφ2を低電位、クロツクφ1を
高電位にすることで容量C11の充電が行なわれる。
その時、前段の容量C01は、Sinが低電位であるの
で放電される。次にクロツクφ2を高電位にする
ことで容量C11に充電された電荷により、T12は
導通状態となり、容量C12が放電されることで出
力S1は高電位となると同時に前段の出力S0は低電
位となる。このような動作サイクルをｎ回くり返
すことで、第（ｎ−1）段目は容量C(o-1)2の電荷
が放電され、出力So-1は高電位となる。
じめゲート容量C02，C12…，C(o-1)2を高電位に充
電しておき、シフトレジスタの出力S0，S1，…
So-を低電位に設定しておく。次にシフトレジス
タの入力信号Sinを高電位の間にクロツク信号φ1
を高電位に設定すると容量C01が充電され、電界
効果トランジスタT02を導通状態にする。この
時、電界効果トランジスタT01も導通状態となる
が、電界効果トランジスタT01とT02とのオン抵
抗比（以後トランジスタのレシオ比と呼ぶ）を出
力電位が低電位となるように適当な比に設定する
と、接点N0はD.C.的に低電位とすることができ
る。その後、クロツクφ1を低電位に、クロツク
φ2を高電位に設定するとあらかじめ充電されて
いた容量C02はT02を通して放電され、トランジ
スタ出力S0は高電位となり、１サイクルの転送が
完了する。次段に転送する場合は、前記のSinが
S0となり、クロツクφ2を低電位、クロツクφ1を
高電位にすることで容量C11の充電が行なわれる。
その時、前段の容量C01は、Sinが低電位であるの
で放電される。次にクロツクφ2を高電位にする
ことで容量C11に充電された電荷により、T12は
導通状態となり、容量C12が放電されることで出
力S1は高電位となると同時に前段の出力S0は低電
位となる。このような動作サイクルをｎ回くり返
すことで、第（ｎ−1）段目は容量C(o-1)2の電荷
が放電され、出力So-1は高電位となる。
上述した、２段のインバータ回路で構成された
従来のシフトレジスタは、シフトレジスタ１段あ
たり２相のクロツクによつて信号の転送が行なわ
れ、また、２段のインバータ回路のうち、どちら
か一方は、必ずD.C的な電流が流れるため、消費
電流が大きくなる欠点がある。
従来のシフトレジスタは、シフトレジスタ１段あ
たり２相のクロツクによつて信号の転送が行なわ
れ、また、２段のインバータ回路のうち、どちら
か一方は、必ずD.C的な電流が流れるため、消費
電流が大きくなる欠点がある。
かかる欠点、特に消費電流を小さく抑える工夫
として、第５図で示すような、電源をクロツク
φ1、又はφ2で制御するシフトレジスタが考えら
れているが、この回路では、D.C的な電流は、流
れないが電源を使用せずにすべてのインバータ回
路にプリチヤージしているため、クロツクφ1，
φ2は大きな容量性負荷を駆動する強力なもので
なければならなくなるという欠点がある。
として、第５図で示すような、電源をクロツク
φ1、又はφ2で制御するシフトレジスタが考えら
れているが、この回路では、D.C的な電流は、流
れないが電源を使用せずにすべてのインバータ回
路にプリチヤージしているため、クロツクφ1，
φ2は大きな容量性負荷を駆動する強力なもので
なければならなくなるという欠点がある。
本発明のシフトレジスタは、前記した欠点を解
決することを目的としたもので、ドレインに前段
の出力信号がゲートに、第１の駆動用クロツク信
号が接続された第１のトランジスタと、該トラン
ジスタのソースに、ゲートが接続され、ドレイン
に第３の駆動用クロツク信号が接続された第２の
トランジスタと該トランジスタのソースにドレイ
ンが接続され、ゲートに第２の駆動用クロツク信
号が接続され、ソースが出力信号部となる第３の
トランジスタと、該出力信号部に、ドレインが接
続され、ゲートに次段の出力信号が入つた第４の
トランジスタと、該トランジスタのソースに、ド
レインが接続され、ゲートに第３の駆動用クロツ
ク信号が入り、ソースが接地された第５のトラン
ジスタと出力信号部には、データ蓄積用容量が接
続している回路で構成している。
決することを目的としたもので、ドレインに前段
の出力信号がゲートに、第１の駆動用クロツク信
号が接続された第１のトランジスタと、該トラン
ジスタのソースに、ゲートが接続され、ドレイン
に第３の駆動用クロツク信号が接続された第２の
トランジスタと該トランジスタのソースにドレイ
ンが接続され、ゲートに第２の駆動用クロツク信
号が接続され、ソースが出力信号部となる第３の
トランジスタと、該出力信号部に、ドレインが接
続され、ゲートに次段の出力信号が入つた第４の
トランジスタと、該トランジスタのソースに、ド
レインが接続され、ゲートに第３の駆動用クロツ
ク信号が入り、ソースが接地された第５のトラン
ジスタと出力信号部には、データ蓄積用容量が接
続している回路で構成している。
〔実施例〕
次に、本発明について、図面を参照して説明す
る。第１図は、本発明の一実施例の回路図であ
り、第２図は、第１図の動作タイミング図であ
る。第１図、第２図において、φ1，φ2，φ3はシ
フトレジスタ駆動用クロツク、Sinは、シフトレ
ジスタ入力信号、S0，…S2はシフトレジスタ出力
信号、T01〜T24は、電界効果トランジスタN01〜
N23は節点、C0〜C2は容量を表わしている。また
破線で囲んだ部分は、シフトレジスタ一段分を示
している。以下の説明では、Ｎチヤンネルの電界
効果トランジスタ（以下単にトランジスタと記
す。）を例にとつて説明しているが、本発明は、
Ｐチヤンネルトランジスタ、更には、どのような
形式のトランジスタにおいても同様に適用でき
る。
る。第１図は、本発明の一実施例の回路図であ
り、第２図は、第１図の動作タイミング図であ
る。第１図、第２図において、φ1，φ2，φ3はシ
フトレジスタ駆動用クロツク、Sinは、シフトレ
ジスタ入力信号、S0，…S2はシフトレジスタ出力
信号、T01〜T24は、電界効果トランジスタN01〜
N23は節点、C0〜C2は容量を表わしている。また
破線で囲んだ部分は、シフトレジスタ一段分を示
している。以下の説明では、Ｎチヤンネルの電界
効果トランジスタ（以下単にトランジスタと記
す。）を例にとつて説明しているが、本発明は、
Ｐチヤンネルトランジスタ、更には、どのような
形式のトランジスタにおいても同様に適用でき
る。
今、全節点の電位が低電位のとき、Sinは高電
位であるとする。このとき、φ1が高電位になる
と、N01も高電位になり、トランジスタT02が導
通状態になる。そして、φ2，φ3が高電位になる
と、T03が導通状態になり、φ2の電位がT02，T03
を通して、S0に流れこみ、S0が高電位になり、容
量C0はチヤージされる。
位であるとする。このとき、φ1が高電位になる
と、N01も高電位になり、トランジスタT02が導
通状態になる。そして、φ2，φ3が高電位になる
と、T03が導通状態になり、φ2の電位がT02，T03
を通して、S0に流れこみ、S0が高電位になり、容
量C0はチヤージされる。
次のサイクルでφ1が高電位になるとチヤージ
されたC0の電荷はN11との間で容量分割がおこる
が、N11に比べC0の容量を十分大きく設定してあ
るため、N11も高電位になり、T12が導通状態に
なる。次に、φ1が低電位になると、T11は絶縁状
態になり、S0とN11は切り離されてしまう。φ2，
φ3が高電位になつたとき、S1は、T12，T13を通
してφ3とつながり、高電位になる。この結果前
段のT04は導通状態になり、またT05は、φ3によ
り、導通状態になつているため、高電位であつた
S0はT04，T05を通してリセツトされ、低電位に
なる。
されたC0の電荷はN11との間で容量分割がおこる
が、N11に比べC0の容量を十分大きく設定してあ
るため、N11も高電位になり、T12が導通状態に
なる。次に、φ1が低電位になると、T11は絶縁状
態になり、S0とN11は切り離されてしまう。φ2，
φ3が高電位になつたとき、S1は、T12，T13を通
してφ3とつながり、高電位になる。この結果前
段のT04は導通状態になり、またT05は、φ3によ
り、導通状態になつているため、高電位であつた
S0はT04，T05を通してリセツトされ、低電位に
なる。
以下同様にして、O1，O2，O3の駆動クロツク
信号により、次々とシフトレジスタ群が動作す
る。
信号により、次々とシフトレジスタ群が動作す
る。
一方消費電流は、動作がフルダイナミツクであ
り、かつ電流を消費するところも選択されたシフ
トレジスタだけなので消費電流を極めて少なくす
ることができる。
り、かつ電流を消費するところも選択されたシフ
トレジスタだけなので消費電流を極めて少なくす
ることができる。
以上説明したように、本発明は、シフトレジス
タの高電位出力により次段をプリチヤージし、前
段をリセツトすることにより簡単な回路で、かつ
少ない消費電流で動作が可能である。
タの高電位出力により次段をプリチヤージし、前
段をリセツトすることにより簡単な回路で、かつ
少ない消費電流で動作が可能である。
特にダイナミツクメモリにおけるニブル動作に
おけるニブルデコーダを本発明によるシフトレジ
スタを用いることで低消費電流で高速動作を実現
できる。
おけるニブルデコーダを本発明によるシフトレジ
スタを用いることで低消費電流で高速動作を実現
できる。
第１図は、本発明の一つの実施例を示す回路図
であり、第２図がその動作タイミング図、第３図
は、従来のシフトレジスタの論理図、第４図、第
６図は、従来のシフトレジスタの回路図、第５図
は、第４図における動作タイミング図である。ま
た図中の符号は各々、以下のことを示す。 Sinは、シフトレジスタの入力信号、S0，S1，
S2はシフトレジスタの出力信号、φ1，φ2，φ3は、
シフトレジスタ駆動用クロツク信号、T01〜T25
は電界効果トランジスタC0，C1，C2，C00〜C12
は容量、N0，N1，N01〜N23は接点、Vccは電源
電圧である。
であり、第２図がその動作タイミング図、第３図
は、従来のシフトレジスタの論理図、第４図、第
６図は、従来のシフトレジスタの回路図、第５図
は、第４図における動作タイミング図である。ま
た図中の符号は各々、以下のことを示す。 Sinは、シフトレジスタの入力信号、S0，S1，
S2はシフトレジスタの出力信号、φ1，φ2，φ3は、
シフトレジスタ駆動用クロツク信号、T01〜T25
は電界効果トランジスタC0，C1，C2，C00〜C12
は容量、N0，N1，N01〜N23は接点、Vccは電源
電圧である。
Claims (1)
- １ ドレインに前段の出力信号が、ゲートに第１
の駆動用クロツク信号が接続された第１のトラン
ジスタと該トランジスタのソースにゲートが接続
され、ドレインに第３の駆動用クロツク信号が接
続された第２のトランジスタと該トランジスタの
ソースにドレインが接続され、ゲートに第２の駆
動用クロツク信号が接続され、ソースが出力信号
部となる第３のトランジスタと、該出力信号部
に、ドレインが接続され、ゲートに次段の出力信
号が入つた第４のトランジスタと、該トランジス
タのソースにドレインが接続され、ゲートに第３
の駆動用クロツク信号が入り、ソースが接地され
た第５のトランジスタと、出力信号部には、デー
タ蓄積用容量が接続したシフトレジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157415A JPS6216299A (ja) | 1985-07-16 | 1985-07-16 | シフトレジスタ |
| US06/886,298 US4741003A (en) | 1985-07-16 | 1986-07-16 | Shift register circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157415A JPS6216299A (ja) | 1985-07-16 | 1985-07-16 | シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6216299A JPS6216299A (ja) | 1987-01-24 |
| JPH0377599B2 true JPH0377599B2 (ja) | 1991-12-11 |
Family
ID=15649136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60157415A Granted JPS6216299A (ja) | 1985-07-16 | 1985-07-16 | シフトレジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4741003A (ja) |
| JP (1) | JPS6216299A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4903285A (en) * | 1989-02-24 | 1990-02-20 | Tektronic, Inc. | Efficiency shift register |
| US5506520A (en) * | 1995-01-11 | 1996-04-09 | International Business Machines Corporation | Energy conserving clock pulse generating circuits |
| US5517542A (en) * | 1995-03-06 | 1996-05-14 | Thomson Consumer Electronics, S.A. | Shift register with a transistor operating in a low duty cycle |
| US5926038A (en) * | 1997-11-10 | 1999-07-20 | The United States Of America As Represented By The Secretary Of The Navy | Two-phase dynamic logic circuits for gallium arsenide complementary HIGFET fabrication |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3794856A (en) * | 1972-11-24 | 1974-02-26 | Gen Instrument Corp | Logical bootstrapping in shift registers |
| JPS54161288A (en) * | 1978-06-12 | 1979-12-20 | Hitachi Ltd | Semiconductor device |
-
1985
- 1985-07-16 JP JP60157415A patent/JPS6216299A/ja active Granted
-
1986
- 1986-07-16 US US06/886,298 patent/US4741003A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6216299A (ja) | 1987-01-24 |
| US4741003A (en) | 1988-04-26 |
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