JPH0793568B2 - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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- JPH0793568B2 JPH0793568B2 JP60157414A JP15741485A JPH0793568B2 JP H0793568 B2 JPH0793568 B2 JP H0793568B2 JP 60157414 A JP60157414 A JP 60157414A JP 15741485 A JP15741485 A JP 15741485A JP H0793568 B2 JPH0793568 B2 JP H0793568B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
- H03K3/35606—Bistable circuits using additional transistors in the input circuit using pass gates with synchronous operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MOS型電界効果トランジスタによって構成さ
れた半導体集積回路におけるフリップフロップ回路に関
するものである。
れた半導体集積回路におけるフリップフロップ回路に関
するものである。
なお、以下の説明は、すべてＮチャネルMOSトランジス
タで行なうがＰチャネルMOSトランジスタでも、他の絶
縁ゲート型FETでも本質的に同様である。
タで行なうがＰチャネルMOSトランジスタでも、他の絶
縁ゲート型FETでも本質的に同様である。
MOSトランジスタを用いたダイナミックメモリにおい
て、アドレスインクリメントやディクリメントを必要と
する内部リフレッシュ動作等では、２進カウンターが必
要となる。プリチャージ機能と活性化機能を担う、それ
ぞれ第1,第２のクロックによって駆動される従来の同期
型２進カウンターを図２及び図３に示す。図２は２進カ
ウンター信号Co（ｉ）を出力するフリップフロップ部、
図３は、図２のフリップフロップを反転させるCARRY信
号発生回路である。このカウンタは、そのシーケンスを
とって接続することにより、２n進の同期型バイナリカ
ウンタを容易に構築できる。
て、アドレスインクリメントやディクリメントを必要と
する内部リフレッシュ動作等では、２進カウンターが必
要となる。プリチャージ機能と活性化機能を担う、それ
ぞれ第1,第２のクロックによって駆動される従来の同期
型２進カウンターを図２及び図３に示す。図２は２進カ
ウンター信号Co（ｉ）を出力するフリップフロップ部、
図３は、図２のフリップフロップを反転させるCARRY信
号発生回路である。このカウンタは、そのシーケンスを
とって接続することにより、２n進の同期型バイナリカ
ウンタを容易に構築できる。
一般に２進カウンターの第ｉ桁のデータCo（ｉ）が反転
するための条件は、第ｉ−１桁以下の全下位桁がすべて
同一データとなることである。インクリメントカウンタ
の場合、このデータは“1"であり、ディクリメントカウ
ンターでは“0"である。すべて同一データであるという
判断は、図３に示す回路例で用いたAND回路又はNOR回路
で実現できる。
するための条件は、第ｉ−１桁以下の全下位桁がすべて
同一データとなることである。インクリメントカウンタ
の場合、このデータは“1"であり、ディクリメントカウ
ンターでは“0"である。すべて同一データであるという
判断は、図３に示す回路例で用いたAND回路又はNOR回路
で実現できる。
２進カウンターは基本となるフリップフロップ部と、こ
れを選択的に反転させるCARRY信号発生回路より成り、
本発明は、フリップフロップ部についてのものである
が、反転、信号発生回路は図３に示した回路を用いるも
のとして以下説明を行なう。尚、第３図上図に示すINV
（０）乃至INV（ｉ−１）は第３図下図に示す複数のCAR
RY信号発生回路のINV（ｉ）端子にそれぞれ接続されて
おり、この複数のCARRY信号発生回路のCARRY（ｉ）が第
２図に示す複数のフリップフロップ部のCARRY（ｉ）端
子に供給されることで２進カウンタが構成されている。
図４に、この基本２進カウンタのタイミング図を示す。
今、初期状態として、カウンター出力Co（ｉ）がLow,▲
▼がHighであると仮定するが、このカウンタ
ー回路は左右対称のフリップフロップであり、この仮定
によって普遍性を失うことはない。
れを選択的に反転させるCARRY信号発生回路より成り、
本発明は、フリップフロップ部についてのものである
が、反転、信号発生回路は図３に示した回路を用いるも
のとして以下説明を行なう。尚、第３図上図に示すINV
（０）乃至INV（ｉ−１）は第３図下図に示す複数のCAR
RY信号発生回路のINV（ｉ）端子にそれぞれ接続されて
おり、この複数のCARRY信号発生回路のCARRY（ｉ）が第
２図に示す複数のフリップフロップ部のCARRY（ｉ）端
子に供給されることで２進カウンタが構成されている。
図４に、この基本２進カウンタのタイミング図を示す。
今、初期状態として、カウンター出力Co（ｉ）がLow,▲
▼がHighであると仮定するが、このカウンタ
ー回路は左右対称のフリップフロップであり、この仮定
によって普遍性を失うことはない。
時刻to以前、プリチャージ用クロック信号φ2はHighレ
ベル、活性化信号φ1はLowレベルである。図３におい
て、クロック信号φ2をゲート制御信号とするトランジ
スタＱ4Ｑ7Ｑ9Ｑ12及びＱ13Ｑ19がON状態、又、クロッ
ク信号φ1をゲート制御信号とするトランジスタＱ1Ｑ5
及びＱ15は、OFF状態となっている。このためINV（ｉ）
信号の節点は、トランジスタＱ4〜Ｑ12を通して電荷が
供給され、全てHighレベルとなっており、又トランジス
タＱ13を通して節点Ｎ12に電荷が供給され、常にON状態
であるトランジスタＱ16及び、ゲートにINV（ｉ）信号
が接続されているトランジスタＱ14を通して節点Ｎ13及
びＮ14もHighレベルとなり、トランジスタＱ17はON状態
となる。しかし、反転信号CARRY（ｉ）は、この節点に
接続されているトランジスタＱ18Ｑ19のゲート信号が共
にHighであるため、Lowレベルを保っている。時刻ｔ1に
おいて、クロック信号φ2がLowレベル、φ1がHighレベ
ルになると、トランジスタＱ4Ｑ7Ｑ9Ｑ12及びＱ13Ｑ19
がOFFし、トランジスタＱ1Ｑ5及びＱ15がON状態に変わ
る。これによりトランジスタＱ2Ｑ3により構成されるフ
リップフロップは反転し、節点Ｎ11がHighレベル、INV
（０）がLowレベルとなる。しかし、Co（０）〜Co（ｉ
-2）はすべてLowレベルであるためINV（１）〜IN
（ｉ-1）は依然としてHighレベルを保つ、一方CARRY
（ｉ）信号は、トランジスタＱ17を通してクロック信号
φ1の上昇により電荷の供給が開始されるため、INV信号
がLowレベルであり、トランジスタＱ18がOFFしているCA
RRY（０）のみはHighレベルとなる。しかし、他のCARRY
（ｉ）回路はINV（ｉ）がHighレベルであるためCARRY
（ｉ）のレベルを落とし、Lowレベルを保つことにな
る。以下同様にINV（ｉ）節点のプリチャージと、トラ
ンジスタＱ2Ｑ3より成るフリップフロップの反転による
INV（ｉ）節点の引き落とし動作の繰り返しにより、INV
（０）はサイクル毎にHigh,Low反転を繰り返し、又INV
（ｉ）は、これより下位桁のフリップフロップ出力Co−
（ｉ-1）がすべてHighのときのみ電荷の引き抜きが行な
われ、Low期間が発生することになる。（ディクリメン
トカウンターの場合は▲▼をゲートに接
続することにより実現できる。）これにより、サイクル
ごとの選択的CARRY（ｉ）信号の発生が可能になる。
ベル、活性化信号φ1はLowレベルである。図３におい
て、クロック信号φ2をゲート制御信号とするトランジ
スタＱ4Ｑ7Ｑ9Ｑ12及びＱ13Ｑ19がON状態、又、クロッ
ク信号φ1をゲート制御信号とするトランジスタＱ1Ｑ5
及びＱ15は、OFF状態となっている。このためINV（ｉ）
信号の節点は、トランジスタＱ4〜Ｑ12を通して電荷が
供給され、全てHighレベルとなっており、又トランジス
タＱ13を通して節点Ｎ12に電荷が供給され、常にON状態
であるトランジスタＱ16及び、ゲートにINV（ｉ）信号
が接続されているトランジスタＱ14を通して節点Ｎ13及
びＮ14もHighレベルとなり、トランジスタＱ17はON状態
となる。しかし、反転信号CARRY（ｉ）は、この節点に
接続されているトランジスタＱ18Ｑ19のゲート信号が共
にHighであるため、Lowレベルを保っている。時刻ｔ1に
おいて、クロック信号φ2がLowレベル、φ1がHighレベ
ルになると、トランジスタＱ4Ｑ7Ｑ9Ｑ12及びＱ13Ｑ19
がOFFし、トランジスタＱ1Ｑ5及びＱ15がON状態に変わ
る。これによりトランジスタＱ2Ｑ3により構成されるフ
リップフロップは反転し、節点Ｎ11がHighレベル、INV
（０）がLowレベルとなる。しかし、Co（０）〜Co（ｉ
-2）はすべてLowレベルであるためINV（１）〜IN
（ｉ-1）は依然としてHighレベルを保つ、一方CARRY
（ｉ）信号は、トランジスタＱ17を通してクロック信号
φ1の上昇により電荷の供給が開始されるため、INV信号
がLowレベルであり、トランジスタＱ18がOFFしているCA
RRY（０）のみはHighレベルとなる。しかし、他のCARRY
（ｉ）回路はINV（ｉ）がHighレベルであるためCARRY
（ｉ）のレベルを落とし、Lowレベルを保つことにな
る。以下同様にINV（ｉ）節点のプリチャージと、トラ
ンジスタＱ2Ｑ3より成るフリップフロップの反転による
INV（ｉ）節点の引き落とし動作の繰り返しにより、INV
（０）はサイクル毎にHigh,Low反転を繰り返し、又INV
（ｉ）は、これより下位桁のフリップフロップ出力Co−
（ｉ-1）がすべてHighのときのみ電荷の引き抜きが行な
われ、Low期間が発生することになる。（ディクリメン
トカウンターの場合は▲▼をゲートに接
続することにより実現できる。）これにより、サイクル
ごとの選択的CARRY（ｉ）信号の発生が可能になる。
以下、図２に示す従来型２進カウンターのフリップフロ
ップ部の動作について説明する。このカウンターのフリ
ップフロップ部は、２進カウンター出力信号Co（ｉ），
▲▼を出力するフリップフロップ部と、前サ
イクルの出力データを蓄積しておくラッチ用フリップフ
ロップ部の２つより構成され、この２つがプリチャージ
用クロック信号φ2をゲートに接続したトランジスタＱ
11及びＱ12により接続されている。CO（ｉ）及びその反
転信号出力は、CMOS構造のＤ−F/Fによるディプル型２
進カウンタに用いられているように、自分自身にフィー
ドバック入力されている。つまり、２進カウンタはデー
タの反転を規定された動作タイミングで動作するもので
ある。従って、この動作は旧データからの反転動作を伴
うものでありフィードバックが必要になる。
ップ部の動作について説明する。このカウンターのフリ
ップフロップ部は、２進カウンター出力信号Co（ｉ），
▲▼を出力するフリップフロップ部と、前サ
イクルの出力データを蓄積しておくラッチ用フリップフ
ロップ部の２つより構成され、この２つがプリチャージ
用クロック信号φ2をゲートに接続したトランジスタＱ
11及びＱ12により接続されている。CO（ｉ）及びその反
転信号出力は、CMOS構造のＤ−F/Fによるディプル型２
進カウンタに用いられているように、自分自身にフィー
ドバック入力されている。つまり、２進カウンタはデー
タの反転を規定された動作タイミングで動作するもので
ある。従って、この動作は旧データからの反転動作を伴
うものでありフィードバックが必要になる。
前サイクルにおいて、Co（ｉ）がLowレベル▲
▼がHighレベルであり、CARRY（ｉ）もHighレベルで
あったと仮定すると、CARRY信号をゲートに接続したト
ランジスタＱ7Ｑ8はON状態であるため、前サイクルの出
力情報がトランジスタＱ7Ｑ8を通して節点Ｎ1及びＮ2に
伝達され、High,Lowが決定されているわけである。
▼がHighレベルであり、CARRY（ｉ）もHighレベルで
あったと仮定すると、CARRY信号をゲートに接続したト
ランジスタＱ7Ｑ8はON状態であるため、前サイクルの出
力情報がトランジスタＱ7Ｑ8を通して節点Ｎ1及びＮ2に
伝達され、High,Lowが決定されているわけである。
時刻ｔ3において、プリチャージ用クロック信号φ2がHi
ghレベルになると、図３におけるトランジスタＱ4,Q19
がON状態となり、CARRY（ｉ）をLowレベルとし、INV
（ｉ）をHighレベルにする。これにより図２のトランジ
スタＱ7及びＱ8をOFFさせて、Co（ｉ），▲
▼からこの回路を切り離す。又、トランジスタＱ21がON
するため、トランジスタＱ9,Q10よりなるフリップフロ
ップが活性化して、節点Ｎ1とＮ2とのレベル差を増幅
し、このデータを保持する。一方、アクティブプルアッ
プ内の接点Ｎ3及びＮ4は、常にON状態にあるトランジス
タＱ1,Q2を通してLow,Highが決定しており、時刻ｔ3に
おけるクロック信号φ2のレベル変化により、容量Ｃ2を
通して節点Ｎ4はさらに昇圧され、トランジスタＱ6のゲ
ートレベルを昇圧させるが、節点Ｎ3はLowレベルに保た
れたままである。この段階で、出力部フリップフロップ
の節点Ｎ7,N8はトランジスタＱ5,Q6Ｑ11,Q12を通してHi
gh,Lowの決着がつくわけである。つまりこの場合は、節
点Ｎ8がHighレベル、節点Ｎ7がLowレベルとなる。節点
Ｎ7及びＮ8のレベルは常にON状態となっているトランジ
スタＱ13,Q14を通して節点Ｎ9,N10に伝えられ、このサ
イクルの２進カウンター出力として、Co（ｉ）Highレベ
ル、▲▼Lowレベルが出力される。時刻ｔ5に
おいて、クロック信号φ2がLowレベルφ1がHighレベル
となるとラッチ部と出力部が切り離され、又、Highレベ
ルであった節点Ｎ10は容量Ｃ4を通してさらに昇圧され
て、出力Co（ｉ）のレベルを電源レベルまで引き上げ
る。これにより反転動作が終了する。非選択ビットのフ
リップフロップは、サイクルを通してCARRY（ｉ）がLo
w,INV（ｉ）がHighレベルであるため、前サイクルのデ
ータがラッチ部に入ることなく、前回動作時のデータを
保っている。
ghレベルになると、図３におけるトランジスタＱ4,Q19
がON状態となり、CARRY（ｉ）をLowレベルとし、INV
（ｉ）をHighレベルにする。これにより図２のトランジ
スタＱ7及びＱ8をOFFさせて、Co（ｉ），▲
▼からこの回路を切り離す。又、トランジスタＱ21がON
するため、トランジスタＱ9,Q10よりなるフリップフロ
ップが活性化して、節点Ｎ1とＮ2とのレベル差を増幅
し、このデータを保持する。一方、アクティブプルアッ
プ内の接点Ｎ3及びＮ4は、常にON状態にあるトランジス
タＱ1,Q2を通してLow,Highが決定しており、時刻ｔ3に
おけるクロック信号φ2のレベル変化により、容量Ｃ2を
通して節点Ｎ4はさらに昇圧され、トランジスタＱ6のゲ
ートレベルを昇圧させるが、節点Ｎ3はLowレベルに保た
れたままである。この段階で、出力部フリップフロップ
の節点Ｎ7,N8はトランジスタＱ5,Q6Ｑ11,Q12を通してHi
gh,Lowの決着がつくわけである。つまりこの場合は、節
点Ｎ8がHighレベル、節点Ｎ7がLowレベルとなる。節点
Ｎ7及びＮ8のレベルは常にON状態となっているトランジ
スタＱ13,Q14を通して節点Ｎ9,N10に伝えられ、このサ
イクルの２進カウンター出力として、Co（ｉ）Highレベ
ル、▲▼Lowレベルが出力される。時刻ｔ5に
おいて、クロック信号φ2がLowレベルφ1がHighレベル
となるとラッチ部と出力部が切り離され、又、Highレベ
ルであった節点Ｎ10は容量Ｃ4を通してさらに昇圧され
て、出力Co（ｉ）のレベルを電源レベルまで引き上げ
る。これにより反転動作が終了する。非選択ビットのフ
リップフロップは、サイクルを通してCARRY（ｉ）がLo
w,INV（ｉ）がHighレベルであるため、前サイクルのデ
ータがラッチ部に入ることなく、前回動作時のデータを
保っている。
一般に２進カウンターは、ダイナミックメモリ等におい
て、リフレッシュ時のアドレスインクリメント等に用い
られるためアドレス出力信号と同数のカウンターを必要
とする。このため図２に示した様な従来型のフリップフ
ロップを使用すると、トランジスタを大量に必要とし、
チップサイズを大きくしてしまうという欠点があった。
て、リフレッシュ時のアドレスインクリメント等に用い
られるためアドレス出力信号と同数のカウンターを必要
とする。このため図２に示した様な従来型のフリップフ
ロップを使用すると、トランジスタを大量に必要とし、
チップサイズを大きくしてしまうという欠点があった。
本発明のフリップフロップは、出力端子に接続された第
１の節点及び反転出力端子に接続された第２の節点と、
前記第１の節点と第１の電源間に接続されゲートが前記
第２の節点に接続された第１の電界トランジスタと、前
記第２の節点と前記第１の電源間に接続されゲートが前
記第１の節点に接続された第２の電界効果トランジスタ
と、第２の電源と第３の節点間に接続されゲートに反転
制御信号が印加される第３の電界効果トランジスタと、
前記第２の電源と第４の節点間に接続されゲートに反転
制御信号が印加される第４の電界効果トランジスタと、
前記第３の節点と前記第１の節点間に接続されゲートに
前記反転制御信号が印加される第５の電界効果トランジ
スタと、前記第４の節点と前記第２の節点間に接続され
ゲートに前記反転制御信号が印加される第６の電界効果
トランジスタと、前記第１の節点と第５の節点間に接続
されゲートにプリチャージ用クロック信号が印加される
第７の電界効果トランジスタと、前記第２の節点と第６
の節点間に接続されゲートに前記プリチャージ用クロッ
ク信号が印加される第８の電界効果トランジスタと、前
記第５の節点と前記第１の電源間に接続された第１の容
量と、前記第６の節点と前記第１の電源間に接続された
第２の容量と、前記第３の節点と前記第１の電源間に接
続されゲートが前記第５の節点に接続された第９の電界
効果トランジスタと、前記第４の節点と前記第１の電源
間に接続されゲートに前記第６の節点に接続された第10
の電界効果トランジスタとを有し、前記第１の電界効果
トランジスタと前記第２の電界効果トランジスタをフリ
ップフロップとして動作せしめ、前回の情報を前記第１
及び第２の容量を蓄積させることによってフリップフロ
ップを反転せしめたことを特徴とする。
１の節点及び反転出力端子に接続された第２の節点と、
前記第１の節点と第１の電源間に接続されゲートが前記
第２の節点に接続された第１の電界トランジスタと、前
記第２の節点と前記第１の電源間に接続されゲートが前
記第１の節点に接続された第２の電界効果トランジスタ
と、第２の電源と第３の節点間に接続されゲートに反転
制御信号が印加される第３の電界効果トランジスタと、
前記第２の電源と第４の節点間に接続されゲートに反転
制御信号が印加される第４の電界効果トランジスタと、
前記第３の節点と前記第１の節点間に接続されゲートに
前記反転制御信号が印加される第５の電界効果トランジ
スタと、前記第４の節点と前記第２の節点間に接続され
ゲートに前記反転制御信号が印加される第６の電界効果
トランジスタと、前記第１の節点と第５の節点間に接続
されゲートにプリチャージ用クロック信号が印加される
第７の電界効果トランジスタと、前記第２の節点と第６
の節点間に接続されゲートに前記プリチャージ用クロッ
ク信号が印加される第８の電界効果トランジスタと、前
記第５の節点と前記第１の電源間に接続された第１の容
量と、前記第６の節点と前記第１の電源間に接続された
第２の容量と、前記第３の節点と前記第１の電源間に接
続されゲートが前記第５の節点に接続された第９の電界
効果トランジスタと、前記第４の節点と前記第１の電源
間に接続されゲートに前記第６の節点に接続された第10
の電界効果トランジスタとを有し、前記第１の電界効果
トランジスタと前記第２の電界効果トランジスタをフリ
ップフロップとして動作せしめ、前回の情報を前記第１
及び第２の容量を蓄積させることによってフリップフロ
ップを反転せしめたことを特徴とする。
第１図に本発明による実施回路の一例を示す。この反転
回路は、トランジスタＱ9,Q10より成るフリップフロッ
プの出力をそのまま２進カウンターの出力Co（ｉ），▲
▼としたもので、プリチャージ期間中に前サ
イクルのデータをトランジスタＱ7,Q8を通して節点Ｎ3
及びＮ4に蓄積し、これによってHigh側のチャージを引
き落とそうとするものであり、出力Co（ｉ），▲
▼のプリチャージ及び引き落としを、選択されて、
HighレベルとなったCARRY（ｉ）信号によって制御する
という特徴がある。
回路は、トランジスタＱ9,Q10より成るフリップフロッ
プの出力をそのまま２進カウンターの出力Co（ｉ），▲
▼としたもので、プリチャージ期間中に前サ
イクルのデータをトランジスタＱ7,Q8を通して節点Ｎ3
及びＮ4に蓄積し、これによってHigh側のチャージを引
き落とそうとするものであり、出力Co（ｉ），▲
▼のプリチャージ及び引き落としを、選択されて、
HighレベルとなったCARRY（ｉ）信号によって制御する
という特徴がある。
以下図４に示すこの回路のクロックタイミングを用いて
説明を行なう。
説明を行なう。
今、Co（ｉ）をLowレベル、▲▼をHighレベ
ルと仮定するが、従来回路同様、この仮定によって普遍
性を失うことはない。
ルと仮定するが、従来回路同様、この仮定によって普遍
性を失うことはない。
時刻ｔ0以前では、クロック信号φ2がHighレベルである
ためトランジスタＱ7,Q8は共にON状態となっている。こ
のため節点Ｎ4はHighレベルとなり容量Ｃ2が充電され、
この節点Ｎ4の電位によってゲート電位が制御されるト
ランジスタＱ6はON状態となる。一方、節点Ｎ3はLowレ
ベルとなり、容量Ｃ1は放電され、トランジスタＱ5はOF
F状態となる。時刻ｔ1において、クロック信号φ2がLow
レベルとなると、このクロック信号φ2をゲート制御信
号とするトランジスタＱ7,Q8は共にOFF状態となり、出
力Co（ｉ）と節点Ｎ3及び出力▲▼と節点Ｎ4
は切り離される。
ためトランジスタＱ7,Q8は共にON状態となっている。こ
のため節点Ｎ4はHighレベルとなり容量Ｃ2が充電され、
この節点Ｎ4の電位によってゲート電位が制御されるト
ランジスタＱ6はON状態となる。一方、節点Ｎ3はLowレ
ベルとなり、容量Ｃ1は放電され、トランジスタＱ5はOF
F状態となる。時刻ｔ1において、クロック信号φ2がLow
レベルとなると、このクロック信号φ2をゲート制御信
号とするトランジスタＱ7,Q8は共にOFF状態となり、出
力Co（ｉ）と節点Ｎ3及び出力▲▼と節点Ｎ4
は切り離される。
時刻ｔ2において選択されたCARRY信号発生回路の出力信
号CARRY（ｉ）がHighレベルとなると、このCARRY（ｉ）
信号をゲート制御信号とするトランジスタＱ1,Q2,Q3,Q4
はON状態となる。この段階でトランジスタＱ5は節点Ｎ3
がLowレベルであるためOFF状態、トランジスタＱ6は充
電された容量Ｃ2により節点Ｎ4がHighレベルであるた
め、ON状態を保っている。節点Ｎ1及び出力Co（ｉ）
は、トランジスタＱ1及びＱ3を通して電荷が供給されHi
ghレベルとなる。一方節点Ｎ2はトランジスタＱ2により
電荷の供給が開始されるが、トランジスタＱ6がON状態
であるためHighレベルとはなり得ず、又、トランジスタ
Ｑ4を通して、出力信号▲▼のレベルも引き
落とされる。この動作により、トランジスタＱ9,Q10よ
り成るフリップフロップは反転し、カウンター出力信号
Co（ｉ）がHighレベル、▲▼がLowレベルと
なる。
号CARRY（ｉ）がHighレベルとなると、このCARRY（ｉ）
信号をゲート制御信号とするトランジスタＱ1,Q2,Q3,Q4
はON状態となる。この段階でトランジスタＱ5は節点Ｎ3
がLowレベルであるためOFF状態、トランジスタＱ6は充
電された容量Ｃ2により節点Ｎ4がHighレベルであるた
め、ON状態を保っている。節点Ｎ1及び出力Co（ｉ）
は、トランジスタＱ1及びＱ3を通して電荷が供給されHi
ghレベルとなる。一方節点Ｎ2はトランジスタＱ2により
電荷の供給が開始されるが、トランジスタＱ6がON状態
であるためHighレベルとはなり得ず、又、トランジスタ
Ｑ4を通して、出力信号▲▼のレベルも引き
落とされる。この動作により、トランジスタＱ9,Q10よ
り成るフリップフロップは反転し、カウンター出力信号
Co（ｉ）がHighレベル、▲▼がLowレベルと
なる。
時刻ｔ0において、クロック信号φ2がHighレベルとな
り、かつ反転信号CARRY（ｉ）がLowレベルとなると、ト
ランジスタＱ7を通してHighレベル側の出力信号Co
（ｉ）に接続された節点Ｎ3はHighレベルとなり、容量
Ｃ1が充電される。又、トランジスタＱ8を通して、Low
側の出力信号▲▼に接続された節点Ｎ4は、
このトランジスタＱ8を通して放電され、Lowレベルとな
る。この一連の動作により、この回路は時刻ｔ0以前の
状態に対し、電荷が反転した状態となり、一連の反転動
作の初期状態としては、同等のレベルに戻り、反転動作
は完了する。
り、かつ反転信号CARRY（ｉ）がLowレベルとなると、ト
ランジスタＱ7を通してHighレベル側の出力信号Co
（ｉ）に接続された節点Ｎ3はHighレベルとなり、容量
Ｃ1が充電される。又、トランジスタＱ8を通して、Low
側の出力信号▲▼に接続された節点Ｎ4は、
このトランジスタＱ8を通して放電され、Lowレベルとな
る。この一連の動作により、この回路は時刻ｔ0以前の
状態に対し、電荷が反転した状態となり、一連の反転動
作の初期状態としては、同等のレベルに戻り、反転動作
は完了する。
以上説明したように、本発明のフリップフロップはデー
タラッチを容量用いて行い、容量に対応するプリチャー
ジ及び引き抜きをCARRYしんごうを使用する構成となっ
ているため、従来のように出力の昇圧のためにプルアッ
プ回路が不要となり、回路構成が簡単となる効果を有し
ている。
タラッチを容量用いて行い、容量に対応するプリチャー
ジ及び引き抜きをCARRYしんごうを使用する構成となっ
ているため、従来のように出力の昇圧のためにプルアッ
プ回路が不要となり、回路構成が簡単となる効果を有し
ている。
第１図は本発明の実施参考例を示す回路図、第２図は、
従来の２進カウンターの反転回路部を示す図、第３図
は、第１図、第２図等と共に２進カウンタを構成する反
転信号発生回路、第４図は、回路の動作波形図を示す。 回路図中の記号でＱはMOSトランジスタ、Ｃは容量、Ｎ
は節点をそれぞれ表わす。
従来の２進カウンターの反転回路部を示す図、第３図
は、第１図、第２図等と共に２進カウンタを構成する反
転信号発生回路、第４図は、回路の動作波形図を示す。 回路図中の記号でＱはMOSトランジスタ、Ｃは容量、Ｎ
は節点をそれぞれ表わす。
Claims (1)
- 【請求項１】出力端子（CO（ｉ））に接続された第１の
節点及び反転出力端子に接続された第２の節点と、前記
第１の節点と第１の電源（GND）間に接続されゲートが
前記第２の節点に接続された第１の電界トランジスタ
（Q9）と、前記第２の節点と前記第１の電源間に接続さ
れゲートが前記第１の節点に接続された第２の電界効果
トランジスタと（Q10）、第２の電源と第３の節点（N
1）間に接続されゲートに反転制御信号（CARRY）が印加
される第３の電界効果トランジスタ（Q1）と、前記第２
の電源と第４の節点（N2）間に接続されゲートに反転制
御信号が印加される第４の電界効果トランジスタ（Q2）
と、前記第３の節点と前記第１の節点間に接続されゲー
トに前記反転制御信号が印加される第５の電界効果トラ
ンジスタ（Q3）と、前記第４の節点と前記第２の節点間
に接続されゲートに前記反転制御信号が印加される第６
の電界効果トランジスタ（Q4）と、前記第１の節点と第
５の節点（N3）間に接続されゲートにプリチャージ用ク
ロック信号が印加される第７の電界効果トランジスタ
（Q7）と、前記第２の節点と第６の節点（N4）間に接続
されゲートに前記プリチャージ用クロック信号が印加さ
れる第８の電界効果トランジスタ（Q8）と、前記第５の
節点と前記第１の電源間に接続された第１の容量（C1）
と、前記第６の節点と前記第１の電源間に接続された第
２の容量（C2）と、前記第３の節点と前記第１の電源間
に接続されゲートが前記第５の節点に接続された第９の
電界効果トランジスタ（Q5）と、前記第４の節点と前記
第１の電源間に接続されゲートが前記第６の節点に接続
された第10の電界効果トランジスタ（Q6）とを有し、前
記第１の電界効果トランジスタと前記第２の電界効果ト
ランジスタをフリップフロップとして動作せしめ、前回
の情報を前記第１及び第２の容量に蓄積させることによ
ってフリップフロップを反転せしめたことを特徴とする
フリップフロップ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157414A JPH0793568B2 (ja) | 1985-07-16 | 1985-07-16 | フリップフロップ回路 |
| EP86109792A EP0209133A3 (en) | 1985-07-16 | 1986-07-16 | Inverter for use in binary counter |
| US06/886,156 US4680482A (en) | 1985-07-16 | 1986-07-16 | Inverter for use in binary counter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157414A JPH0793568B2 (ja) | 1985-07-16 | 1985-07-16 | フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6218116A JPS6218116A (ja) | 1987-01-27 |
| JPH0793568B2 true JPH0793568B2 (ja) | 1995-10-09 |
Family
ID=15649117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60157414A Expired - Lifetime JPH0793568B2 (ja) | 1985-07-16 | 1985-07-16 | フリップフロップ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4680482A (ja) |
| EP (1) | EP0209133A3 (ja) |
| JP (1) | JPH0793568B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4859880A (en) * | 1988-06-16 | 1989-08-22 | International Business Machines Corporation | High speed CMOS differential driver |
| US6621319B1 (en) * | 1999-09-29 | 2003-09-16 | Agere Systems Inc. | Edge-triggered toggle flip-flop circuit |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3363115A (en) * | 1965-03-29 | 1968-01-09 | Gen Micro Electronics Inc | Integral counting circuit with storage capacitors in the conductive path of steering gate circuits |
| US3558475A (en) * | 1969-12-08 | 1971-01-26 | Chevron Res | Hydrotreating catalyst and process |
| US3624423A (en) * | 1970-06-03 | 1971-11-30 | Rca Corp | Clocked set-reset flip-flop |
| US4066874A (en) * | 1976-07-08 | 1978-01-03 | Motorola, Inc. | Digital speed control system |
| US4181862A (en) * | 1976-09-27 | 1980-01-01 | Rca Corporation | High speed resettable dynamic counter |
| US4361769A (en) * | 1980-07-01 | 1982-11-30 | Motorola, Inc. | Method for performing a sample and hold function |
| JPS5794986A (en) * | 1980-12-02 | 1982-06-12 | Nec Corp | Semiconductor circuit |
| US4414547A (en) * | 1981-08-05 | 1983-11-08 | General Instrument Corporation | Storage logic array having two conductor data column |
| US4486851A (en) * | 1982-07-01 | 1984-12-04 | Rca Corporation | Incrementing/decrementing circuit as for a FIR filter |
| US4539495A (en) * | 1984-05-24 | 1985-09-03 | General Electric Company | Voltage comparator |
| US4634890A (en) * | 1984-09-06 | 1987-01-06 | Thomson Components-Mostek Corporation | Clamping circuit finding particular application between a single sided output of a computer memory and a differential amplifier sensing circuit |
-
1985
- 1985-07-16 JP JP60157414A patent/JPH0793568B2/ja not_active Expired - Lifetime
-
1986
- 1986-07-16 EP EP86109792A patent/EP0209133A3/en not_active Withdrawn
- 1986-07-16 US US06/886,156 patent/US4680482A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0209133A3 (en) | 1989-03-29 |
| JPS6218116A (ja) | 1987-01-27 |
| EP0209133A2 (en) | 1987-01-21 |
| US4680482A (en) | 1987-07-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |