SU752491A1 - Ячейка пам ти дл регистра сдвига - Google Patents

Description

Изобретение относитс  к вычислительной технике, в частности, к .микроэлектронным регистрам сдвига. Известна  чейка пам ти дл  реги стра сдвига на элементах интеграль ной инжекционной логики 1 . Регистр сдвига, выполненный на. известной  чейке пам ти, имеет сле дугацие недостатки. Кроме тактового питани  необхоДИМ посто нный источник питани  дл хранени  информации в основном и д полнительном триггере каждого разр да регистра, в цепь подачи инфор ции включены дополнительные транзи сторы, два инвертора, внос щие задержку при переносе информации из одной  чейки в другую. Наиболее близкой по технической сущности  вл етс   чейка пам ти, на базе которой выполнен регистр сдвига , содержащий в каждом разр де два триггера, основной и дополнительный Каждый из триггеров содержит два двухколлекторных п-р-п транзистора Первые коллекторы каждого из транзисторов соединены с базами противо положных транзисторов в триггерную схему с непосредственными св з ми. А вторые коллектора соединены с бавами следующего триггера. Каждый из инжекторов, общий дл  двух совмещенных структур каждого триггера, соединен с соответствующим источником тактовых импульсов. Прием информации на основной триггер происходит по переднему фронту тактового импульса Т| . После окончани  тактового импульса основной тригтер продолжает находитьс  в одном из устойчивы: состо ний за счет остаточных зар дов , накопленных на узловых базовых емкост х основного триггера Г 27 Прием информации в дополнительный триггер из основного происходит также по Переднему фронту тактового импульса Т2. Состо ние дополнительного триггера определ етс  состо нием основного триггера, наход щегос  во включенном состо нии, как уже отмечалось раньше, за счет остаточных зар дов на узловых базовых емкост х/ которые так же определ ют интервал A.t между тактовыми импульсами. Недостатком данного регистра  вл етс  то, что дл  работ необходимо формировать- два тактовых импульса с определенной последовательностью и интервалом между импульсгини. На интервал между импульсами накладываютс  жесткие требо зани , выражающиес  в определение времени передачи информации из одного-триггера в другой. Врем  передачи информации выбираетс  равным рассасыванию накопленного зар да на узловых базовых емкост х основного или дополнительного триггеров, что накладывает ограничени  на частоту тактовых импульсов питани , в случае изменени  тока тактового питани , величина зар да базовых емкостей тоже будет мен тьс  что вызывает необходимость изменени  интервала между тактовыми импульсами Регистр сдвига не имеет возможности нормально функционировать в случае по влени  импульса помехи на инжекторе перекрывающейс  по времени с присутствующим импульсом питани  на инжекторе соседнего триггера, вследствие чего происходит передача информации на несколько разр дов.

Цель изобретени  - расширение области применени  за счет повьлшени  тактовой частоты и повышение помехоустойчивости .

Поставленна  цель достигаетс  тем что в  чейку пам ти дл  регистра сдвга/содержащую основной триггер,выполненный на первом и втором п-р-п транзисторах, к базам и первым коллекторам которых подключены выходы первого инжектора, входы первого инжектора соединены с первой тактовой шиной, дополнительный триггер, выполненный на третьем и четвертом п-р-п транзисторах, к базам и пер-, вым коллекторам которых подсоединены выходы второго инжектора, входы которого соединены со второй тактовой шиной, эмиттеры п-р-п-транзисторов соединены с шиной нулевого потенциала , вторые коллекторы первого и второго п-р-п-транзисторов соединены с базами четвертого и третьего п- р-,п-т ран вис торов соответственно , вторые коллекторы третьего и четвертого п-р-п-транзисторов соединены с первыми выходами  чейки пам ти . базы nepBOio и второго п-р-п-транзисторов соединены с первыми входами  чейки пам ти, введены дев тый и .дес тый п-р-п-транзисторы и седьмой и восьмой р-п-р-транзисторы, базы которых соединены с эмиттерами дев того и дес того п-р-п-транзисторов с шиной нулевого потенциала, коллек . дев того п-р-п-транзистора соединены соответственно с базами первого и второго п-р-п-транзисторов , база дев того п-р-п-транзистора- подключена к коллектору седьмого р-п-р-транзистора, эмиттеры которог соединены с базами третьего и четвертого п-р-п-транзисторов соответственно , а их базы соединены со вторыми входами  чейки пам ти, коллектры дес того п-р-п-транзистора соединены со вторыми выходами  чейки пам ти соответственно, база дес тогр m-p-n-транзистора подключена к коллектору восьмого р-п-р-транзистора, эмиттеры которого соединены с базами первого и второго п-р-п-транзис- торов соответственно.

На чертеже представлена электрическа  схема предложенной  чейки пам ти.

Она содержит первый и второй п-р-п-транзисторы 1, 2, на которых выполнен основной триггер, третий и четвертый 3, 4 п-р-п-транзисторы, на которых выполнен дополнительный триггер , инжекторы 5 и 6, р-п-р-транзисторы 7 и 8, п-р-п-транзисторы 9 и 5 10, тактовые шины 11 и 12, шина 13 нулевого потенциала.

Ячейка пам ти работает следующим образом.

0 При подаче тактового импульса ТИ-1 на шину 11 инжектора 5 информаци  со входа перепишетс  в основной триггер, выполненный на транзисторах 1 и 2, после окончани  тактового импульса ТИ-2. После приема информации на основной триггер и независимо от включени  транзистора 1 или 2 основного триггера двухколлекторный п-р-п-транзистор 10 откроетс  через вторичную инжекцию и замкнет остаточные зар ды в предыдущем разр де регистра (на чертеже не показано) с узловых-базовых емкостей дополнительного триггера, выс полненного на п-р-п-транзисторах 3 и 4 на шину 13 нулевого потенциала через открытые коллекторы.

После установлени  информации в основном триггере (транзисторы 1 и 2), она готова к передаче в дополнительный триггер (транзисторы 3 и 4), но информаци  не будет передана в дополнительный триггер даже если на шине 12 инжектора 6 дополнительного триггера будет присутствовать

5 тактовый импульс ТИ2, так как обратные св зи от основного триггера не позвол ют-дополнительному триггеру включитьс . Вследствие этого не только повышаетс  частота тактового питани  за счет снижени  накопленных зар дов на узловых базовых емкост х, но и увеличиваетс  надежность работы схемы и помехоустойчивость по тактовому питанию. При f. присутствии ТИ2 на шине 12 инжектора 6 дополнительного триггера, когда еще не кончилс  ТИ1 на основном триггере, дополнительный триггер подготовлен к приему информации, но не принимает ее. Прием и включение

Claims (2)

1. 0 дополнительного триггера, выполненного на транзисторах 3 и 4, будет не по переднему фронту присутствующего на шийе 12 инжектора 6 дополнительного триггера ТИ2, а по заднему фронту окончани  тактового импульса ТИ1 на инжекторе 5 основного триг , гера. После приема и установки ин(Ьормации в дополнительном триггере и независимо от включени  транзистора 3 или 4, двухколлекторныйп-р-п-транзистор 9 откроетс  через вторичную инжекцию и замкнет остаточные зар ды с узловых базовых емкостей основного триггера на шину нулевого потенциала 13 через открытые коллекторы, одновременно заставив основной триггер быть включенным на врем  присутстви  тактового импульса ТИ2 на дополнительном триггере. На это врем  основной триггер будет не чувствителен по входу, даже если на его шине 11 инжектора 5 будет присутствовать тактовый импульс помехи. Положительный эффект от применени  чейки пам ти дл  регистра сдвига с инжекционным питанием состоит в простоте изготовлени  регистра сдвига в одном кристалле со схемами интеграль ной инжекционной логики, обеспечении высокой степени интеграции на кристалле, минимальном произведении потребл емой мощности на врем  переключени , изготовлении по технологии бипол рных интегральных схем. Формула изобретени  Ячейка пам ти дл  регистра сдвига содержаща  основной триггер, выполненный на первом и втором п-р-п-тран зисторах, к базам и перВЕлм коллекторам которых подключены выходы первого инжектора, входы первого инжектора соединены с первой тактовой шиной, дополнительный триггер, выполненный на третьем и четвертом п-р-п-транзисторах, к базам и первым коллекторам которых подсоединены выходы второго инжектора, входы которо То соединены со второй тактовой шиной эмиттеры п-р-п-транзисторов соединены с шиной нулевого потенциала, вторые коллекторы первого и второго п-р-п-транзисторов соединены с базами четвертого и третьего п-р-п-транзисторов соответственно, вторые коллекторы третьегю и четвертого п-р-п-транзисторов соединены с первыми выходами  чейки пам ти, базы первого и второго п-р-п-транзисторов соединены с первыми входами  чейки пам ти, отличающа с  тем, что, с целью расширени  области применени  за счет повышени  тактовой частоты и повышени  помехоустойчивости , в нее введены дев тый и дес тый п-р-п-транзисторы и седьмой и восьмой р-п-р-транзисторы, базы которых соединены с эмиттерами дев того и дес того п-р-п-транзисторов и с шиной нулевого потенциала, коллекторы дев того п-р-п-транзистора соединены соответственно с базами первого и второго п-р-п-транзисторов, база дев того п-р-п-транзистора подключена к коллектору седьмого р-п-р-транзистора , эмиттеры которого соединены с базами третьего и четвертого п-р-п-транзисторов соответственно, базы последних соединены со вторыми входами  чейки пам ти, коллекторы дес того п-р-п-транзистора соединены со вторыми выходами  чейки пам ти соответственно, база дес того п-р-п-транзистора подключена к коллектору восьмого р-п-р-транзистора, эмиттеры которого соединены с базами первого и второго п-р-п-транзисторов соответственно. Источники -информации, прин тые во внимание при экспертизе 1.Патент Франции № 2131960, кл.С НС- 19/00, 1973.
2. 2.Патент Франции № 2284223. кл. G lie 19/28, 1976 (прототип).

   е Аых

   о &ЫХ