JPS5930340B2 - バイアス電圧発生装置 - Google Patents
バイアス電圧発生装置Info
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- JPS5930340B2 JPS5930340B2 JP52006514A JP651477A JPS5930340B2 JP S5930340 B2 JPS5930340 B2 JP S5930340B2 JP 52006514 A JP52006514 A JP 52006514A JP 651477 A JP651477 A JP 651477A JP S5930340 B2 JPS5930340 B2 JP S5930340B2
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- transistor
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発性はＭＯ８型電界効果トランジスタ（絶縁ゲート型
電界効果トランジスタともいう）のゲートバイアス電圧
発生装置に関するものである。
電界効果トランジスタともいう）のゲートバイアス電圧
発生装置に関するものである。
第１図は従来のＭＯ８型集積回路中で使用されるクロッ
クパルス発振装置の一例を示している。
クパルス発振装置の一例を示している。
この装置は、負荷をエンハンスメント型ｎチャネルＭＯ
Ｓトランジスタとしかつ上記負荷の駆動素子をエンハン
スメント型ｎチャネルＭＯＳトランジスタとしてなるＥ
／ＥＭＯ８）ランジスタ回路を奇数段（この場合５段）
縦続接続し、最終段出力を初段入力にフィードバックし
たものである。
Ｓトランジスタとしかつ上記負荷の駆動素子をエンハン
スメント型ｎチャネルＭＯＳトランジスタとしてなるＥ
／ＥＭＯ８）ランジスタ回路を奇数段（この場合５段）
縦続接続し、最終段出力を初段入力にフィードバックし
たものである。
１、〜１５は上記負荷ＭＯ８）ランジスタ、２１〜２５
は上記駆動素子を示し、ＶＤＤは正電源電圧（電位）、
ＶＳＳは基準電源電圧（電位）を示す。
は上記駆動素子を示し、ＶＤＤは正電源電圧（電位）、
ＶＳＳは基準電源電圧（電位）を示す。
これら電源電位ＶＤＤ ｔｖｓｓ間には、エンハンスメ
ント型ｎチャネルＭＯＳトランジスタで形成された負荷
３□と、エンハンスメント型ｎチャネルＭＯＳトランジ
スタ４１で形成された駆動素子とからなるインバータ５
が設けられ、リング発振回路６の発振パルス出力を反転
して他の回路に送出している。
ント型ｎチャネルＭＯＳトランジスタで形成された負荷
３□と、エンハンスメント型ｎチャネルＭＯＳトランジ
スタ４１で形成された駆動素子とからなるインバータ５
が設けられ、リング発振回路６の発振パルス出力を反転
して他の回路に送出している。
ところで上記第１図のものにあっては、電源電位ＶＤＤ
が上昇した場合、各ＭＯＳトランジスタを流れる充・放
電電流が増大するため、クロック出力の振幅及び周波数
は増加方向に変動する。
が上昇した場合、各ＭＯＳトランジスタを流れる充・放
電電流が増大するため、クロック出力の振幅及び周波数
は増加方向に変動する。
また電源電位ＶＤＤが下降した場合には、逆にクロック
出力の振幅及び周波数は減少する。
出力の振幅及び周波数は減少する。
また温度変化によっても動作特性が変動する。
このような動作特性の変動は、上記発振回路に限らず例
えば半導体メモリのアクセス動作特性などに共通した問
題点となる。
えば半導体メモリのアクセス動作特性などに共通した問
題点となる。
本発明は上記実情に鑑みてなされたもので、Ｅ／ＥＭＯ
Ｓトランジストランジスタた発振回路、及び電源電圧（
電位）変化または温度変化に伴う上記発振回路の発振出
力振幅または周波数の変化の割合に応じて出力直流レベ
ルが変化する。
Ｓトランジストランジスタた発振回路、及び電源電圧（
電位）変化または温度変化に伴う上記発振回路の発振出
力振幅または周波数の変化の割合に応じて出力直流レベ
ルが変化する。
直流バイアス電圧発生回路を用い、前記従来回路で生じ
た問題点を改善することができるバイアス電圧発生装置
を提供しようとするものである。
た問題点を改善することができるバイアス電圧発生装置
を提供しようとするものである。
以下第２図を参照して本発明の一実施例を説明する。
この第２図の回路は、前記第１図の回路と対応して全使
用ＭＯ８素子をエンハンスメント型ｎチャネルＭＯＳト
ランジスタとしたものである。
用ＭＯ８素子をエンハンスメント型ｎチャネルＭＯＳト
ランジスタとしたものである。
即ち負荷ＭＯＳトランジスタとその駆動用ＭＯＳトラン
ジスタを正電源電圧（電位）ＶＤＤと基準電源（電位）
Ｖｓｓ（アース）間に直列接続したＥ／ＥＭＯ８トラン
ジスタ回路を奇数段（この場合５段）縦続接続し、最終
段出力を初段入力にフィードバックする。
ジスタを正電源電圧（電位）ＶＤＤと基準電源（電位）
Ｖｓｓ（アース）間に直列接続したＥ／ＥＭＯ８トラン
ジスタ回路を奇数段（この場合５段）縦続接続し、最終
段出力を初段入力にフィードバックする。
１１□〜１１．は上記負荷ＭＯＳトランジスタ、１２１
〜１２５は上記駆動用トランジスタを示す。
〜１２５は上記駆動用トランジスタを示す。
負荷ＭＯＳトランジスタ１１、〜１１５のゲートはゲー
ト電圧バイアスライン１３に接続する。
ト電圧バイアスライン１３に接続する。
上記電源電位ＶＤＤ ｔｖｓｓ間には、負荷ＭＯＳトラ
ンジスタ１４１と駆動用ＭＯＳトランジスタ１５□を直
列接続して形成されたインバータ１６が形成され、リン
グ発振回路１７の出力端Ａからの発振出力パルスを反転
して出力端Ｂから他の回路に送出している。
ンジスタ１４１と駆動用ＭＯＳトランジスタ１５□を直
列接続して形成されたインバータ１６が形成され、リン
グ発振回路１７の出力端Ａからの発振出力パルスを反転
して出力端Ｂから他の回路に送出している。
また直流バイアス電圧発生回路１８においては、電位Ｖ
ＤＤ 、ｖｓ Ｓ間に負荷および駆動用のＭＯＳトラン
ジスタ１９１〜２０１を直列接続して形成したインバー
タ２１が設けられ、負荷ＭＯＳトランジスタ１９□のゲ
ートはインバータ１６のゲートと同様にゲート電圧バイ
アスライン１３に接続されている。
ＤＤ 、ｖｓ Ｓ間に負荷および駆動用のＭＯＳトラン
ジスタ１９１〜２０１を直列接続して形成したインバー
タ２１が設けられ、負荷ＭＯＳトランジスタ１９□のゲ
ートはインバータ１６のゲートと同様にゲート電圧バイ
アスライン１３に接続されている。
インバータ２１の出力端Ｃは直流阻止用のコンデンサ２
２を介してＤ端に接続され、このＤ端はダイオード２３
を正方向に介して電位ＶＤＤに接続されている。
２を介してＤ端に接続され、このＤ端はダイオード２３
を正方向に介して電位ＶＤＤに接続されている。
また上記り端はダイオード２４を逆方向に介してＥ端に
接続され、このＥ端はコンデンサ２５を介して電源ＶＳ
Ｓに接続されている。
接続され、このＥ端はコンデンサ２５を介して電源ＶＳ
Ｓに接続されている。
上記Ｅ端はゲート電圧バイアスライン１３に接続されて
いる。
いる。
次に上記構成でなる第２図の回路の動作を、上記Ｃ，Ｄ
、Ｅ端の各電圧波形を示す第３図を用いて説明する。
、Ｅ端の各電圧波形を示す第３図を用いて説明する。
まず電源電位ＶＤＤ ｔｖｓｓが供給されると、リング
発振回路１７はクロックパルスの発振を始める。
発振回路１７はクロックパルスの発振を始める。
このクロックパルスはＡ端からトランジスタ１５１のゲ
ートに供給され、Ｂ端から反転増幅されて出力される。
ートに供給され、Ｂ端から反転増幅されて出力される。
またＡ端のクロックパルスはゲートバイアス電圧発生回
路１８のインバータ駆動素子２０、のゲートにも供給さ
れるから、その出力端Ｃにも第３図に示すように、クロ
ックパルスが得られる。
路１８のインバータ駆動素子２０、のゲートにも供給さ
れるから、その出力端Ｃにも第３図に示すように、クロ
ックパルスが得られる。
ゲートバイアス電圧発生回路１８において、コンデンサ
２５の一端Ｅはダイオード２３．２４を介して電源電位
ＶＤＤに接続されているので、上記クロックパルスがＣ
端にあられれないうちに予め、Ｅ端は高抵抗として作用
するダイオード２３゜２４を介して略ＶＤＤレベルにさ
れている。
２５の一端Ｅはダイオード２３．２４を介して電源電位
ＶＤＤに接続されているので、上記クロックパルスがＣ
端にあられれないうちに予め、Ｅ端は高抵抗として作用
するダイオード２３゜２４を介して略ＶＤＤレベルにさ
れている。
ところでＣ端にはクロックパルスが出力されるから、Ｄ
端はクロックパルスの立上り点でＶＤＤレベル以上の電
位になろうとするが、ダイオード２３が設けられている
ので、略ＶＤＤレベルにクランプされてしまう。
端はクロックパルスの立上り点でＶＤＤレベル以上の電
位になろうとするが、ダイオード２３が設けられている
ので、略ＶＤＤレベルにクランプされてしまう。
次に上記クロックパルスの立下り点になると、Ｄ端はＶ
ＤＤレベルより低くなって、接地レベルに近づき、その
後ＣＲ時定数に応じてＶＤＤレベルに近づいていく。
ＤＤレベルより低くなって、接地レベルに近づき、その
後ＣＲ時定数に応じてＶＤＤレベルに近づいていく。
そして上記クロックパルスの立上り、立下り毎に以上の
ような動作が繰返されることにより、Ｄ端の電圧は第３
図に示すように変化する。
ような動作が繰返されることにより、Ｄ端の電圧は第３
図に示すように変化する。
即ちＥ端はダイオード２３゜２４の高抵抗を介してＶＤ
Ｄレベルになろうとするが、Ｃ端のクロックパルスの振
幅Ｗ及び周期Ｔに応じてＤ端の電圧はＶＤＤレベル以下
にのみ振られるので、結局、Ｅ端の電圧レベルは所定時
間経過後には第３図に示すように直流的に゛ならされた
形となり、そのレベルはＶＤＤレベルヨリやＮ低いレベ
ルの直流バイアス電位ＶＧＧとなる。
Ｄレベルになろうとするが、Ｃ端のクロックパルスの振
幅Ｗ及び周期Ｔに応じてＤ端の電圧はＶＤＤレベル以下
にのみ振られるので、結局、Ｅ端の電圧レベルは所定時
間経過後には第３図に示すように直流的に゛ならされた
形となり、そのレベルはＶＤＤレベルヨリやＮ低いレベ
ルの直流バイアス電位ＶＧＧとなる。
次に電源電位ＶＤＤが規定より高い場合は、発振回路１
７のクロック出力の振幅が大となってＣ端のクロックの
振幅Ｗが犬になろうとするから、Ｄ端のＶＤＤレベル以
下の振幅振込みが犬となるように作用し、Ｅ端において
規定より高いＶＤＤレベルは大きく下がる。
７のクロック出力の振幅が大となってＣ端のクロックの
振幅Ｗが犬になろうとするから、Ｄ端のＶＤＤレベル以
下の振幅振込みが犬となるように作用し、Ｅ端において
規定より高いＶＤＤレベルは大きく下がる。
つまり電源電位が高くなると、Ｅ端のレベルは下がるの
で、差引きこのＥ端の電位（ゲートバイアス電位ＶＧＧ
）は一定化される。
で、差引きこのＥ端の電位（ゲートバイアス電位ＶＧＧ
）は一定化される。
またＶＤＤレベルが規定より低くなった時は、上記と逆
の動作が行なわれ、Ｅ端のレベルを上げるので、ゲート
バイアスＶＧＧが定化されるものである。
の動作が行なわれ、Ｅ端のレベルを上げるので、ゲート
バイアスＶＧＧが定化されるものである。
また電源電位ＶＤＤが高い場合、クロックパルスの周期
Ｔが小となろうとするから、Ｄ端のＶＤＤレベル以下の
振込み回数が多くなるように作用し、Ｅ端において規定
より高いＶＤＤレベルは大きく下がる。
Ｔが小となろうとするから、Ｄ端のＶＤＤレベル以下の
振込み回数が多くなるように作用し、Ｅ端において規定
より高いＶＤＤレベルは大きく下がる。
つまり電源電位ＶＤＤが高くなるとＥ端のレベルは下が
るので、差引きこのＥ端の電位ＶＧＧは一定化され、発
振周期も一定化される。
るので、差引きこのＥ端の電位ＶＧＧは一定化され、発
振周期も一定化される。
またＶＤＤレベルが規定より低くなった場合の周期変動
は、上記と逆の動作でＶＧＧが一定化され、発振周期が
一定化されるものである。
は、上記と逆の動作でＶＧＧが一定化され、発振周期が
一定化されるものである。
次に温度が上がった場合には、各使用ＭＯＳトランジス
タの充・放電々流が減少するから、発振周期Ｔが減少し
ようとするが、するとＤ端のＶＤＤレベル以下の振込み
回数が減少するので、ＶＧＧレベルが上がる。
タの充・放電々流が減少するから、発振周期Ｔが減少し
ようとするが、するとＤ端のＶＤＤレベル以下の振込み
回数が減少するので、ＶＧＧレベルが上がる。
従ってクロック発振周期は一定化される。
また温度が下がった時には、上記と逆の動作で発振周波
数が一定化されるものである。
数が一定化されるものである。
上記のように本発明は、Ｅ／ＥＭＯＳトランジスタ発振
回路を用いてＥ／ＥＭＯＳトランジスタ回路の電源電圧
（電位）、温度変化による信号振幅、周波数（周期Ｔの
逆数）等の動作特性変動を防止したものである。
回路を用いてＥ／ＥＭＯＳトランジスタ回路の電源電圧
（電位）、温度変化による信号振幅、周波数（周期Ｔの
逆数）等の動作特性変動を防止したものである。
本発明は発振回路を含まない半導体集積回路に適用する
場合には、発振回路を別に付加しなければならないが、
集積回路において第２図の如き発振回路は、半導体チッ
プ占有面積その他の面で集積回路装！全体に与える影響
は少なく、また使用するダイオードやコンデンサは、通
常の半導体製造プロセスで容易に作り得るもので、特に
プロセス変更は必要とされず、実施が容易である。
場合には、発振回路を別に付加しなければならないが、
集積回路において第２図の如き発振回路は、半導体チッ
プ占有面積その他の面で集積回路装！全体に与える影響
は少なく、また使用するダイオードやコンデンサは、通
常の半導体製造プロセスで容易に作り得るもので、特に
プロセス変更は必要とされず、実施が容易である。
なお上記実施例では、主にゲートバイアスＶＧＧを発振
回路の信号振幅や周波数の安定化のために用いたが、他
の回路例えば半導体メモリの負荷ＭＯ８素子のゲートバ
イアスに用い、信号伝達特性の安定化等を行なわせるよ
うにする等、本発明は実施例に限られることなく種々の
応用が可能である。
回路の信号振幅や周波数の安定化のために用いたが、他
の回路例えば半導体メモリの負荷ＭＯ８素子のゲートバ
イアスに用い、信号伝達特性の安定化等を行なわせるよ
うにする等、本発明は実施例に限られることなく種々の
応用が可能である。
以上説明した如く本発明によれば、電源電圧変化または
温度変化に伴なう発振回路の出力振幅または周波数の変
化割合に応じてバイアス電圧を変化させるようにしたの
で、Ｅ／ＥＭＯＳトランジスタ回路の動作の安定化が可
能となるバイアス電圧発生装置が提供できるものである
。
温度変化に伴なう発振回路の出力振幅または周波数の変
化割合に応じてバイアス電圧を変化させるようにしたの
で、Ｅ／ＥＭＯＳトランジスタ回路の動作の安定化が可
能となるバイアス電圧発生装置が提供できるものである
。
第１図は従来のＥ／ＥＭＯＳトランジスタ回路を用いた
発振回路図、第２図は本発明の一実施例を示す回路図、
第３図は第２図回路の電圧波形図である。 １１１〜１１５，１．４□、１９、・・・・・・負荷Ｍ
ＯＳトランジスタ、１２１〜１２．．１５□、２０□・
・・・・・駆動用ＭＯＳトランジスタ、１３・・・・・
・ゲート電圧バイアスライン、１６，２１・・・・・・
インバータ、１７・・・・・・発振回路、１８・・・・
・・直流バイアス電圧発生回路、２２，２５・・・・・
・コンデンサ、２３，２４・・・・・・ダイオード。
発振回路図、第２図は本発明の一実施例を示す回路図、
第３図は第２図回路の電圧波形図である。 １１１〜１１５，１．４□、１９、・・・・・・負荷Ｍ
ＯＳトランジスタ、１２１〜１２．．１５□、２０□・
・・・・・駆動用ＭＯＳトランジスタ、１３・・・・・
・ゲート電圧バイアスライン、１６，２１・・・・・・
インバータ、１７・・・・・・発振回路、１８・・・・
・・直流バイアス電圧発生回路、２２，２５・・・・・
・コンデンサ、２３，２４・・・・・・ダイオード。
Claims (1)
- １ エンハンスメント型ＭＯＳトランジスタからなる負
荷ＭＯＳトランジスタおよび駆動ＭＯＳトランジスタを
第１の電位印加点と第２の電位印加点との間に直列挿入
して１つの第１インバータを構成し、奇数個の第１イン
バータを多段縦続接続しかつ終段の第１インバータの出
力を初段の第１インバータに帰還し、負荷ＭＯＳトラン
ジスタのゲートを共通接続した発振回路と、この発振回
路の発振出力を受ける第２インバータと、一端が上記第
２インバータの出力端に接続される第１コンデンサと、
この第１コンデンサの他端と上記第１の電位印加点との
間に正方向に挿入される第１ダイオードと、上記第１コ
ンデンサの他端と上記負荷ＭＯ８）ランジスタのゲート
共通接続点との間に逆方向に挿入される第２ダイオード
と、上記負荷ＭＯＳトランジスタのゲート共通接続点と
上記第２の電位印加点との間に挿入される第２コンデン
サとを具備したことを特徴とするバイアス電圧発生装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52006514A JPS5930340B2 (ja) | 1977-01-24 | 1977-01-24 | バイアス電圧発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52006514A JPS5930340B2 (ja) | 1977-01-24 | 1977-01-24 | バイアス電圧発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5391649A JPS5391649A (en) | 1978-08-11 |
| JPS5930340B2 true JPS5930340B2 (ja) | 1984-07-26 |
Family
ID=11640510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52006514A Expired JPS5930340B2 (ja) | 1977-01-24 | 1977-01-24 | バイアス電圧発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5930340B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60190432U (ja) * | 1984-05-29 | 1985-12-17 | アイダエンジニアリング株式会社 | プレス用ロボツトのワ−ククランパキツト |
| JPS60190433U (ja) * | 1984-05-29 | 1985-12-17 | アイダエンジニアリング株式会社 | プレス用ロボツトのワ−ククランパ |
| JPH0231212Y2 (ja) * | 1985-05-10 | 1990-08-23 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0620177B2 (ja) * | 1984-01-20 | 1994-03-16 | 株式会社東芝 | 半導体装置の内部バイアス発生回路 |
| JPS60163830U (ja) * | 1984-04-09 | 1985-10-31 | 日本電気株式会社 | Ｃ−ｍｏｓ発振回路 |
| US4694261A (en) * | 1986-10-29 | 1987-09-15 | International Business Machines Corporation | Integrated high gain voltage controlled oscillator |
| US5117125A (en) * | 1990-11-19 | 1992-05-26 | National Semiconductor Corp. | Logic level control for impact ionization sensitive processes |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5115954A (ja) * | 1974-07-31 | 1976-02-07 | Hitachi Ltd | Hatsushinkairo |
-
1977
- 1977-01-24 JP JP52006514A patent/JPS5930340B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5115954A (ja) * | 1974-07-31 | 1976-02-07 | Hitachi Ltd | Hatsushinkairo |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60190432U (ja) * | 1984-05-29 | 1985-12-17 | アイダエンジニアリング株式会社 | プレス用ロボツトのワ−ククランパキツト |
| JPS60190433U (ja) * | 1984-05-29 | 1985-12-17 | アイダエンジニアリング株式会社 | プレス用ロボツトのワ−ククランパ |
| JPH0231212Y2 (ja) * | 1985-05-10 | 1990-08-23 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5391649A (en) | 1978-08-11 |
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