JPH01183147A - 基板電位発生回路 - Google Patents

基板電位発生回路

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JPH01183147A
JPH01183147A JP63008156A JP815688A JPH01183147A JP H01183147 A JPH01183147 A JP H01183147A JP 63008156 A JP63008156 A JP 63008156A JP 815688 A JP815688 A JP 815688A JP H01183147 A JPH01183147 A JP H01183147A
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JP
Japan
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substrate
substrate potential
potential
signal
circuit
Prior art date
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Application number
JP63008156A
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English (en)
Inventor
Tsuneo Takano
恒男 高野
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Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、半導体メモリ等のデバイス(素子)が形成さ
れた基板の電位を所定の値に保持するための基板電位発
生回路に関するものである。
(従来のi術) 従来、この種の基板電位発生回路としては、例えば第2
図のようなものがあった。以下、その構成を説明する。
第2図は従来の基板電位発生回路の一構成例を示す回路
図である。
この基板電位発生回路は、基板1の電位を例えば−4V
程度に保持するためのものであり、奇数個のインバータ
11〜19で構成され周期的なパルス9Sを発生するリ
ングオシレータ10を備え、そのリングオシレータ10
の出力イ則には第1のポンプ回路20と基板電位発生能
力向上用のポンプ回路30とが接続されている。
第1のポンプ回路20は、基板電位を下げる機能を有し
、リングオシレータ10の出力側に直列接続されたイン
バータ21及びキャパシタ22と、基板1と接地電位V
ssの間に直列接続されなNチャネル型MOSトランジ
スタ(以下、NMO8という)23.24とで構成され
ている。
ポンプ回#130は、基板電位1を検出してその検出信
号35Sを出力する基板電位検出回路3〇−1と、この
回路30−1にナントゲート(以下、NANDゲートと
いう>39.40を介して接続された第2のポンプ回#
l30−2とで構成されている。基板電位検出回路30
−1は、電源電位Vccと基板1の間に直列接続された
抵抗31゜NMO832,33、及び抵抗34を有し、
さらにその抵抗31とNMO832の接続点にインバー
タ35が接続されている。インバータ35がら出力され
る検出信号35Sは、デバイスの動作を制御するための
デバイス動作制御信号(例えば、ダイナミックRAMに
おける行アドレス選択信号RAS)Aと共にNANDゲ
ート39の入力側に接続され、そのNANDゲート39
の出力信号39Sがリングオシレータ10の出力パルス
19Sと共にNANDゲート40の入力側に接続され、
さらにそのNANDゲート40の出力信号40Sが第2
のポンプ回路30−2に接続されている。第2のポンプ
回路30−2は、基板電位の一時的な上昇を抑制する機
能を有し、NANDゲート40の出力側に接続されたキ
ャパシタ36と、基板1と接地電位Vssの間に直列接
続されたNMO337,38とで構成されている。
以上の構成において、リングオシレータ1oがら周期的
なパルス19Sが出力されると、ポンプ回#120はそ
のパルス19Sをインバータ21で反転した後、キャパ
シタ22及びNMO323゜24により充放電を行って
基板1がら正電荷を吸い込み、基板電位を例えば−4V
程度に下げる。
基板電位検出回路30−1は、基板電位が例えば−4V
のように深い状態ではインバータ35を通して高レベル
(以下、II HIIという)の信号35Sを出力する
。ところが、電源投入時において基板電位が一時的に上
昇したり、あるいはデバイス動作時において基板電流が
増大したり、基板ノイズにより基板電位が一時的に上昇
することがある。このように基板電位が一時的に例えば
−ivのように浅い状態になると、基板電位検出回路3
0−1の出力信号35Sが低レベル(以下、′L“とい
う)になる。この出力信号35Sは、NANDゲート3
9でデバイス動作制御信号Aと否定論理積がとられ、さ
らにそのNANDゲート39の出力信号39SがNAN
Dゲート40によって出力パルス19Sと否定論理積が
とられた後、第2のポンプ回#130−2に供給される
。第2のポンプ回路30−2は、NANDゲート40の
出力信号40Sを入力し、キャパシタ36及びNMO3
37,’38により充放電を行って基板1から正電荷を
吸い込み、基板電位の一時的な上昇を抑制する。この第
2のポンプ回路30−2は、基板電位が浅い状態では常
に動作し、基板電位が深い状態ではデバイス動作時、即
ちデバイス動作制御信号AがII L IIである期間
内に動作する。
(発明が解決しようとする問題点) しかしながら、上記構成の回路では、次のような問題点
があった。□ (i)  第3図は第2図の信号波形図である。第2図
の基板電位検出回路30−1はその回路構成上、応答速
度が遅い。この基板電位検出回路3〇−1から出力され
る検出信号35Sが11 HIIであり、またリングオ
シレータ10の出力パルス19Sの1/2サイクル時間
がデバイス動作時、即ちデバイス動作制御信号Aが′土
′″である時間と同等以上であれば、第3図に示すよう
に、第2のポンプ回#130−2がデバイス動作時間内
に機能する確率は極めて低くなり、効果的ではない。
(ii)  従来の回路では、第2のポンプ回路3〇−
2をNANDゲート39.40を用いて否定論理積によ
り制御している。このため。基板電位のある一定値を境
界として第2のポンプ回路3〇−2を動作させるか否か
の2通りの制御であり、基板1の連続的電位変化に対応
した適切なポンプ能力制御ができず、それによって消費
電力が大きく、基板電位の発生効率が低いという問題が
あった。
本発明は前記従来技術が持っていた問題点として、リン
グオシレータの周期とデバイス動作時間の長さによって
は第2のポンプ回路が動作しないことと、基板の連続的
電位変化に対応したポンプ能力制御ができない点につい
て解決した基板電位発生回路を提供するものである。
(問題点を解決するための手段) 本発明は前記問題点を解決するために、デバイスが形成
された基板の電位を所定の値に保持するための基板電位
発生回路において、この基板電位発生回路を少なくとも
、前記デバイスの待機時と動作時において信号レベルが
異なるデバイス動作制御信号と、前記基板の電位を検出
しその検出結果に応じたレベルの検出信号を出力する基
板電位検出回路と、前記デバイス動作制御信号及び検出
信号により電流消費量が変化するインバータ回路を複数
個有しそれらのインバータ回路がリング状に接続され該
電流消費量に対応した周波数のパルスを発生する周波数
可変型のリングオシレータと、前記リングオシレータの
出力パルスにより充放電を行い前記基板から電荷を吸い
込んでその基板電位を下げるポンプ回路とで、構成した
ものである。
(作用) 本発明によれば、以上のように基板電位発生回路を構成
したので、周波数可変型リングオシレータは、デバイス
動作制御信号のレベル及び検出信号に応じて発振周波数
が変化し、ポンプ回路の充放電動作回数を変える。これ
により、基板電位は効率良く、かつ的確に一定の値に保
持される。従って、前記問題点を除去できるのである。
(実施例) 第1図は本発明の実施例を示す周波数制御方式による基
板電位発生回路の回路図である。
この基板電位発生回路は、基板1の電位を例えば−4V
程度に保持するためのものであり、奇数個のインバータ
回ff860−1〜60−Nがリング状に接続され可変
周波数のパルス60Sを発生する周波数可変型のリング
オシレータ60を備え、そのリングオシレータ60の出
力1則にはポンプ回路70が接続されると共に、各ゲー
ト回路60−1〜60−Nには周波数制御回路80が共
通接続されている。
リングオシレータ夕60の各インバータ回路6〇−1〜
60−Nは、直列接続された第1のPチャネル型MO8
)−ランジスタ(以下、PMO3という)61及び第1
のNMO862からなるインバータを備え、該PMO8
61のソースと電源電位Vccとの間には電流制御用の
3個のPMO863,64,65が並列に接続されると
共に、該NMO862のソースと接地電位Vssとの間
には電流制御用の3個(7)NMQS66.67.68
が並列に接続されている。電流制御用PMO863〜6
5のうち、PMO863のゲートは接地電位Vssに接
続されると共に、第2のPMO864のゲートはデバイ
ス動作制御信号(例えば、ダイナミックRAMにおける
行アドレス選択信号RAS等)Aに、第3のPMO86
5のゲートは反転検出信号Hにそれぞれ接続されている
。また電流制御用NMO866〜68のうち、NMO3
66のゲートは電源電位Vccに接続されると共に、第
2のNMO867のゲートは反転デバイス動作制御信号
へに、第3のNMO368のゲートは検出信号Bにそれ
ぞれ接続されている。これらの電流制御用のPMO36
3〜65、及びNMo566〜68のうち、PMO86
BとNMO866、PMO864とNMO867、PM
O365とNMO868がそれぞれ対をなして動作する
ポンプ回路70は、基板電位を下げる機能を有し、リン
グオシレータ60の出力側に直列接続されたインバータ
71及びキャパシタ72を備え、そのキャパシタ72と
基板50との間にNMO373が接続されると共に、該
キャパシタ72と接地電位Vssとの間にNMO874
が接続されている。
周波数制御回路80は、リングオシレータ60の発振周
波数を制御するための回路であり、基板電位検出回路8
0aと、デバイス動作制御信号Aを反転して反転デバイ
ス動作制御信号Xを生成するインバータ80bとを備え
ている。基板電位検出回路80aは、基板50の電位を
検出しその検出結果に応じたレベルの検出信号B及びそ
の反転検出信号百を出力する回路であり、抵抗81゜8
4.85,88,89,92、NMO882゜83.8
7,91.及びPMO886,90を備えている。電源
電位Vccと基板50との間には、抵抗81、NMO8
82,8B、及び抵抗84が直列に接続され、その抵抗
81とNMO882の接続点に、PMO886及びNM
O387からなり反転検出信号Hを出力するインバータ
が接続され、さらにそのインバータの出力イ則、PMO
890及びNMO891からなり検出信号Bを出力する
インバータが接続されている。また、NMO382のゲ
ートは接地電位Vssに接続され、各PMO886,9
0と電源電位Vccの間に抵抗85.89がそれぞれ接
続されると共に、各NMO887,91と接地電位Vs
sの間に抵抗88.92がそれぞれ接続されている。
゛第4図は、基板電位(−V)に対する検出信号B及び
反転検出信号百の信号電位(V)の関係を示す検出信号
特性図であり、この図を参照しつつ第1図の動作を説明
する。
リングオシレータ60の各インバータ回路60−1〜6
0−Nにおいて、PMO363及びNMO866の対は
常にオン状態で、低い周波数で動作するよう抵抗として
の役割を果す。
PMO864及びNMO867の対は、デバイス動作制
御信号A及びその反転デバイス動作制御信号Xに同期し
て動作する。即ち、デバイス待機時においてデバイス動
作制御信号Aが“H”で、その反転デバイス動作制御信
号XがII L IIであるため、PMO864及びN
MO367がオフ状態である。デバイス動作時において
デバイス動作制御信号Aが“L′”で、その反転デバイ
ス動作制御信号へが“′H″であるため、PMO864
及びNMO367がオン状態となる。PMO864及び
NMO867がオン状態になると、PMO861及びN
MOS 62からなるインバータへの電流供給量が増え
、それによってリングオシレータ60の出力パルス60
Sの周波数が高くなる。
ポンプ回路70は、出力パルス60Sをインバータ71
で反転した後、キャパシタ72及びNMO873,74
により充放電を行って基板50から正電荷を吸い込み、
基板電位を下げる。
例えば、出力パルス60Sが゛Lパの時は、それがイン
バータ71で反転されてII HIIとなり、その電荷
がキャパシタ72及びオン状態のNMO374を通して
接地電位Vssへ放電される。出力パルス608が11
 HIIの時は、それがインバータ71で反転されて“
L”となり、基板5oの正電荷がオン状態のNMO87
3を通して吸い込まれ、キャパシタ22に蓄積される。
出力パルス60Sの周波数が高くなると、このようなポ
ンプ動作回数が増加し、デバイス動作時における基板電
位の上昇が抑制される。
リングオシレータ60における各インバータ回路60−
1〜60−NのPMO365及びNMO868は、基板
電位検出回路80aの反転検出信号百及び検出信号Bで
制御される。反転検出信号Hは、第4図に示すような特
性を持っており、基板電位が浅い領域工では、NMO8
82゜83がオフ状態となって抵抗81及びNMO88
2の接続点がII HIIとなり、それがPMO386
及びNMO3’87からなるインバータで反転されるた
め、“L”となる。また、この反転検出信号Hは、中間
領域■において基板電位が深くなるように従って電位が
上昇し、基板電位が十分深い領域■ではl+ HIIと
なる。検出信号Bは反転検出信号百の逆の特性を示す。
そして、基板電位の浅い領域■では、反転検出信号百が
L″、検出信号BがIt HIIとなるため、各インバ
ータ回路60−1〜60−NのPMO365及びNMO
868がオン状態となり、PMO361及びNMO36
2からなるインバータへの電流供給量が増えて出力パル
ス60Sの周波数が高くなる。そのため、ポンプ動作回
数が増加して基板電位力男1き下げられる。基板電位の
深い領域■では、反転検出信号百が11 HII’  
検出信号BがII L IIとなるため、PMO365
及びNMOS 68がオフ状態となり、PMO361及
びNMO862からなるインバータへの電流供給量が減
少して出力パルス60Sの周波数が低くなる。このため
、ポンプ動作回数が減少して基板電位が保持される。基
板電位の中間領域■では、PMO865及びNMOS 
68のオン抵抗が基板電位に応じて変化し、それによっ
て出力パルス60Sの周波数が連続的に変化し、ポンプ
動作回数も連続的に変化して基板電位の上昇が抑制され
る。
本実施例では、次のような利点を有している。
(a)  デバイス動作時において、リングオシレータ
60の周波数が高くなってポンプ回路70の平均動作回
数が増加するため従来回路のようなデバイス動作タイミ
ングによってポンプ回#I70が動作しないという問題
を除去でき、効果的な基板電位発生能力の向上が図れる
(b)  周波数可変型のリングオシレータ60を用い
ているため、基板電位の浅い領域■で出力パルス608
の周波数が高くなってポンプ回路70の平均動作回路が
増加し、基板電位が深くなるに従って出力パルス608
の周波数が連続的に低くなり、ポンプ回路70の平均動
作回数が減少する。
そのため、消費電力が少なく、効率的に基板電位を発生
させることが可能である。
なお、本発明は図示の実施例に限定されず、ゲート回路
60−1〜60−N、ポンプ回路70、及び周波数制御
回路80を他のトランジスタで構成したり、あるいはそ
れらの各回路を図示以外の回路で構成する等、種々の変
形が可能である。
(発明の効果) 以上詳細に説明したように、本発明によれば、デバイス
動作制御信号のレベル及び基板電位に応じてリングオシ
レータの発振周波数を変化させ、ポンプ動作回数を制御
するようにしたので、基板電位を効率良く、かつ的確に
一定の値に保持することができる。
【図面の簡単な説明】
第1図は本発明の実施例を示す基板電位発生回路の回路
図、第2図は従来の基板電位発生回路の回路図、第3図
は第2図の信号波形図、第4図は第1図の検出信号特性
図である。 50・・・・・・基板、60・・・・・・リングオシレ
ータ、60−1〜60−N・・・・・・インバータ回路
、61゜63.64.65・・・・・・PMO8,62
,66゜67.68・・・・・・NMO8,70・・・
・・・ポンプ回路、80・・・・・・周波数制御回路、
80a・・・・・・基板電位検出回路、A・・・・・・
デバイス動作制御信号、B・・・・・・検出信号。

Claims (1)

  1. 【特許請求の範囲】 1、基板に形成されたデバイスの待機時と動作時におい
    て信号レベルが異なるデバイス動作制御信号と、 前記基板の電位を検出しその検出結果に応じたレベルの
    検出信号を出力する基板電位検出回路と、前記デバイス
    動作制御信号及び検出信号により電流消費量が変化する
    インバータ回路を複数個有しそれらのインバータ回路が
    リング状に接続され該電流消費量に対応した周波数のパ
    ルスを発生する周波数可変型のリングオシレータと、 前記リングオシレータの出力パルスにより充放電を行い
    前記基板から電荷を吸い込んでその基板電位を下げるポ
    ンプ回路とを、 備えたことを特徴とする基板電位発生回路。 2、前記リングオシレータのインバータ回路は、直列接
    続された第1のPチャネル型MOSトランジスタ及び第
    1のNチャネル型MOSトランジスタと、 前記第1のPチャネル型MOSトランジスタと電源電位
    との間に並列に接続された電流制御用の第2および第3
    のPチャネル型MOSトランジスタと、 前記第1のNチャネル型MOSトランジスタと接地電位
    との間に接続された電流制御用の第2および第3のNチ
    ャネル型MOSトランジスタとを備え、 前記第2のPチャネル型MOSトランジスタ及びNチャ
    ネル型MOSトランジスタの各ゲートに前記デバイス動
    作制御信号の相補的な信号が供給され、前記第3のPチ
    ャネル型MOSトランジスタ及びNチャネル型MOSト
    ランジスタの各ゲートに前記検出信号の相補的な信号が
    供給される特許請求の範囲第1項記載の基板電位発生回
    路。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0494566A (ja) * 1990-08-10 1992-03-26 Sharp Corp 半導体記憶装置の基板バイアス発生回路
US5594391A (en) * 1993-04-21 1997-01-14 Kabushiki Kaisha Toshiba N-stage ring connected voltage controlled oscillator
US5892383A (en) * 1995-06-13 1999-04-06 Intel Corporation Parallel voltage controlled resistance elements
KR100520138B1 (ko) * 2002-11-28 2005-10-10 주식회사 하이닉스반도체 펌핑전압 발생장치

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