JPH04170062A - 基板電位発生回路 - Google Patents
基板電位発生回路Info
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- JPH04170062A JPH04170062A JP2297477A JP29747790A JPH04170062A JP H04170062 A JPH04170062 A JP H04170062A JP 2297477 A JP2297477 A JP 2297477A JP 29747790 A JP29747790 A JP 29747790A JP H04170062 A JPH04170062 A JP H04170062A
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- input
- substrate potential
- input signal
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- 239000000758 substrate Substances 0.000 title claims abstract description 61
- 239000004065 semiconductor Substances 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路の基板電位発生回路に関し、
特に、その回路構成に関する。
特に、その回路構成に関する。
従来のこの種の基板電位発生回路の一例の回路図を第４
図に示す。
図に示す。
この基板電位発生回路は、第４図に示すように、ダイオ
ード接続されて縦列に接続された２つのＮチャンネルＭ
ＯＳ）ランジスタＱ１及びＱ２と容量Ｃとからなってい
る。
ード接続されて縦列に接続された２つのＮチャンネルＭ
ＯＳ）ランジスタＱ１及びＱ２と容量Ｃとからなってい
る。
ＮチャンネルＭＯＳ）ランジスタＱ、の一方の端子は半
導体基板（以後基板と記す）に接続され、Ｎチャンネル
ＭＯＳ）ランジスタＱ２の他方の端子は接地端子１に接
続されている。
導体基板（以後基板と記す）に接続され、Ｎチャンネル
ＭＯＳ）ランジスタＱ２の他方の端子は接地端子１に接
続されている。
そして、入力信号φは容量Ｃを介して、ＮチャンネルＭ
ＯＳトランジスタＱ２のゲートに入力される。
ＯＳトランジスタＱ２のゲートに入力される。
なお、入力信号φを発生するための発振器２としては、
集積回路の外部に設けてもよいし、あるいは、この基板
電位発生回路と同一の基板上に設けてもよい。
集積回路の外部に設けてもよいし、あるいは、この基板
電位発生回路と同一の基板上に設けてもよい。
第４図において、入力信号φがハイレベル（ＶＤＤ）に
なると、容量Ｃによるカップリングによって節点Ｎ、も
ハイレベルになる。
なると、容量Ｃによるカップリングによって節点Ｎ、も
ハイレベルになる。
この場合、節点Ｎ、の電位がＮチャンネルＭＯＳ）ラン
ジスタＱ２のしきい値電圧ＶＴ□以上になると、このＮ
チャンネルＭＯＳトランジスタＱ２がオン状態になるた
め、節点Ｎ１の電位はＶＴ２に抑えられる。
ジスタＱ２のしきい値電圧ＶＴ□以上になると、このＮ
チャンネルＭＯＳトランジスタＱ２がオン状態になるた
め、節点Ｎ１の電位はＶＴ２に抑えられる。
次に、入力信号φがロウレベル（グランド電位）になる
と、節点Ｎ、の電位は、容量Ｃによるカップリングによ
ってマイナスの電位（−Ｖ。。＋Ｖア２）に下る。
と、節点Ｎ、の電位は、容量Ｃによるカップリングによ
ってマイナスの電位（−Ｖ。。＋Ｖア２）に下る。
この時、基板電位ＶＢＢと節点Ｎ、の電位との差がＮチ
ャンネルＭＯＳ）ランジスタＱ、のしきい値電圧Ｖア、
より大きいと、このＮチャンネルＭＯＳ）ランジスタＱ
、がオン状態になるので基板電位ＶＢＢが引き下げられ
る。
ャンネルＭＯＳ）ランジスタＱ、のしきい値電圧Ｖア、
より大きいと、このＮチャンネルＭＯＳ）ランジスタＱ
、がオン状態になるので基板電位ＶＢＢが引き下げられ
る。
この時の基板電位は、節点Ｎ１の電位よりもＮチャンネ
ルＭＯ８）ランジスタＱ、のしきい値電圧Ｖｔｓだけ高
い値（−ＶＤＤ十Ｖ７゜＋ｖＴＩ）テする。
ルＭＯ８）ランジスタＱ、のしきい値電圧Ｖｔｓだけ高
い値（−ＶＤＤ十Ｖ７゜＋ｖＴＩ）テする。
すなわち、基板電位が上昇しようとしても、基板電位発
生回路への入力信号がロウレベルの時に、節点Ｎ、の電
位よりもＮチャンネルＭＯＳ）ランジスタＱ１のしきい
値電圧分だけ高い値に引き下げられ、（−Ｖ。Ｄ十Ｖ
Ｔ２＋ ＶＴＩ）に制御される。
生回路への入力信号がロウレベルの時に、節点Ｎ、の電
位よりもＮチャンネルＭＯＳ）ランジスタＱ１のしきい
値電圧分だけ高い値に引き下げられ、（−Ｖ。Ｄ十Ｖ
Ｔ２＋ ＶＴＩ）に制御される。
上述したように、従来の基板電位発生回路では、入力信
号φの１周期に対して１回だけ、すなわち入力信号のレ
ベルがロウレベルの時に、基板電位を制御して下げるこ
とができる。
号φの１周期に対して１回だけ、すなわち入力信号のレ
ベルがロウレベルの時に、基板電位を制御して下げるこ
とができる。
この場合、入力信号φのレベルがハイレベルにある時に
は、ＮチャンネルＭＯＳトランジスタＱ、がオフ状態に
あるため、基板はフローティング状態となる。
は、ＮチャンネルＭＯＳトランジスタＱ、がオフ状態に
あるため、基板はフローティング状態となる。
そしてこのよう左状態で、入力信号φの周期が長くハイ
レベルの区間が長いと、この間に基板電位が上昇し、こ
の基板上に設けられたデバイスが破壊されてしまう可能
性がある。
レベルの区間が長いと、この間に基板電位が上昇し、こ
の基板上に設けられたデバイスが破壊されてしまう可能
性がある。
このような状況は、発振器２が、集積回路とは別に外部
に設けられている場合に特に起りやすい。
に設けられている場合に特に起りやすい。
外部に発振器が設けられている場合には、この発振器か
らの信号が、ビン数を減らすなどのために、集積回路上
のい（つかの回路に共用して用いられるのが一般的であ
って、基板電位発生回路のための信号としては、周波数
が必ずしも適当でない場合が多いからである。
らの信号が、ビン数を減らすなどのために、集積回路上
のい（つかの回路に共用して用いられるのが一般的であ
って、基板電位発生回路のための信号としては、周波数
が必ずしも適当でない場合が多いからである。
一方、上記のような現象は、基板上に専用の内部発振器
を設けて、入力信号φの周波数を高くするか、又は、容
量Ｃの値を大きくすれば避けることができる。
を設けて、入力信号φの周波数を高くするか、又は、容
量Ｃの値を大きくすれば避けることができる。
しかしこのような方法による対策は、この内部の発振器
で消費する平均電流が増加し、又、容量Ｃを設けるため
のスペースを十分に取らなければならないという欠点が
ある。
で消費する平均電流が増加し、又、容量Ｃを設けるため
のスペースを十分に取らなければならないという欠点が
ある。
近年、集積回路は、規模が大きくなり集積度も高密度に
なってきているので、上述のような状況は重大な問題で
ある。
なってきているので、上述のような状況は重大な問題で
ある。
本発明は上記のような状況に鑑みてなされたものであっ
て、同一の周波数の入力信号に対して従来の基板電位発
生回路より効率よく制御できる基板電位発生回路を提供
することにある。
て、同一の周波数の入力信号に対して従来の基板電位発
生回路より効率よく制御できる基板電位発生回路を提供
することにある。
本発明の基板電位発生回路は、
半導体基板表面に設けられ、入力されるパルス信号の一
方の極性において前記半導体基板の電位を制御する基板
電位発生部を含む基板電位発生回路において、 入力信号の立ち下り時および立ち上り時にこの入力信号
のレベルの変化を検出してパルスを発生する制御部を有
し、 前記制御部と前記基板電位発生部とは、前記入力信号が
前記制御部に入力され、前記制御部の出力パルス信号が
前記基板電位発生部に入力されるように接続されている
ことを特徴とする。
方の極性において前記半導体基板の電位を制御する基板
電位発生部を含む基板電位発生回路において、 入力信号の立ち下り時および立ち上り時にこの入力信号
のレベルの変化を検出してパルスを発生する制御部を有
し、 前記制御部と前記基板電位発生部とは、前記入力信号が
前記制御部に入力され、前記制御部の出力パルス信号が
前記基板電位発生部に入力されるように接続されている
ことを特徴とする。
次に、本発明の最適な実施例について図面を参照して説
明する。
明する。
第１図は、本発明の第１の実施例を示す回路図である。
本実施例が第４図に示す従来の基板電位発生回路と異な
るのは、発振器２からの入力信号φが、制御部３ａを介
して基板電位発生部４に入力されるようになっているこ
とである。
るのは、発振器２からの入力信号φが、制御部３ａを介
して基板電位発生部４に入力されるようになっているこ
とである。
制御部３ａは、遅延回路５と排他的論理和回路（以後Ｅ
Ｘ−ＯＲと記す）６とからなる。
Ｘ−ＯＲと記す）６とからなる。
ＥＸ−ＯＲ６の第１の入力には発振器２からの入力信号
φが入力され、又、第２の入力には、入力信号φが遅延
回路５を介して入力されている。
φが入力され、又、第２の入力には、入力信号φが遅延
回路５を介して入力されている。
以下に本実施例の回路動作を説明する。
先ず、入力信号φが第２図に示すようにロウからハイに
なると、ＥＸ−ＯＲ８の第１の入力のレベルが直ちにハ
イになるのに対して、もう一方の第２の入力のレベルは
、遅延回路５での遅延時間ＴＤＬの間だけロウレベルを
保った後ハイになる。
なると、ＥＸ−ＯＲ８の第１の入力のレベルが直ちにハ
イになるのに対して、もう一方の第２の入力のレベルは
、遅延回路５での遅延時間ＴＤＬの間だけロウレベルを
保った後ハイになる。
従って、ＥＸ−ＯＲＢの出力端子には、第２図に示すよ
うにレベルがロウ−ハイ−ロウに変化するパルス信号が
出力される。このパルス・信号のパルス幅は遅延時間Ｔ
ＤＬに等しい。
うにレベルがロウ−ハイ−ロウに変化するパルス信号が
出力される。このパルス・信号のパルス幅は遅延時間Ｔ
ＤＬに等しい。
次に、入力信号φがハイからロウに変化すると、ＥＸ−
ＯＲＢの第１の入力のレベルが直ちにロウになるのに対
して、もう一方の第２の入力のレベルは、遅延時間５で
の遅延時間ＴＤＬの間だけハイレベルを保った後ロウに
なる。
ＯＲＢの第１の入力のレベルが直ちにロウになるのに対
して、もう一方の第２の入力のレベルは、遅延時間５で
の遅延時間ＴＤＬの間だけハイレベルを保った後ロウに
なる。
従って、この場合にも、ＥＸ−ＯＲ６の出力端子には、
第２図に示すような、ロウ−ハイ−ロウに変化するパル
ス信号が出力される。パルス幅はＴＤＬである。
第２図に示すような、ロウ−ハイ−ロウに変化するパル
ス信号が出力される。パルス幅はＴＤＬである。
つまり、基板電位発生部４の容量Ｃの入力側には、入力
信号φのレベル変化をトリガーとしてロウ−ハイ−ロウ
のパルス信号が入力されることになる。そして、このパ
ルス信号は、入力信号φの１パルスに対して２パルス発
生する。
信号φのレベル変化をトリガーとしてロウ−ハイ−ロウ
のパルス信号が入力されることになる。そして、このパ
ルス信号は、入力信号φの１パルスに対して２パルス発
生する。
ところで、容ＩＣの入力側の電位の変化に伴なう基板電
位発生部４の動作は、前述した従来の基板電位発生回路
の動作と同様であるので、結局、本実施例は入力信号φ
の周波数の２倍の周波数で動作することになり、従来の
基板電位発生回路に比べて２倍の能力を持つことになる
。
位発生部４の動作は、前述した従来の基板電位発生回路
の動作と同様であるので、結局、本実施例は入力信号φ
の周波数の２倍の周波数で動作することになり、従来の
基板電位発生回路に比べて２倍の能力を持つことになる
。
次に、本発明の第２の実施例について述べる。
第３図は、本発明の第２の実施例を示す回路図である。
本実施例が第１図に示す第１の実施例と異なるのは、制
御部３ｂの部分である。
御部３ｂの部分である。
本実施例の制御部３ｂは、反転回路７と遅延回路５と否
排他的論理和回路（以後ＥＸ−ＮＯＲと記す）８とから
なる。
排他的論理和回路（以後ＥＸ−ＮＯＲと記す）８とから
なる。
ＥＸ−ＮＯＲ８の一方の入力（第１の入力）には、入力
信号φが直接入力されている。
信号φが直接入力されている。
他方の入力（第２の入力）には、入力信号φが反転回路
７および遅延回路５を介して入力されている。
７および遅延回路５を介して入力されている。
第３図において、入力信号φがロウからハイに変化する
と、ＥＸ−ＮＯＲ８の第１の入力のレベルが直ちにハイ
になる。
と、ＥＸ−ＮＯＲ８の第１の入力のレベルが直ちにハイ
になる。
一方、ＥＸ−ＮＯＲ８の第２の入力のレベルは、遅延回
路５における遅延時間Ｔ。Ｌの間だけハイレベルを保っ
た後ロウになる。
路５における遅延時間Ｔ。Ｌの間だけハイレベルを保っ
た後ロウになる。
従って、上記の入力信号φのレベルの変化に伴なって、
ＥＸ−ＮＯＲ８の出力端子には、レベルがロウ−ハイ−
ロウに変化するパルス信号が出力される。このパルス信
号の幅はＴＤＬである。
ＥＸ−ＮＯＲ８の出力端子には、レベルがロウ−ハイ−
ロウに変化するパルス信号が出力される。このパルス信
号の幅はＴＤＬである。
同様にして、入力信号φがハイからロウに変化する時に
も、ＥＸ−ＮＯＲ８の出力端子にロウ−ハイ−ロウで幅
ＴＤＬのパルス信号が出力される。
も、ＥＸ−ＮＯＲ８の出力端子にロウ−ハイ−ロウで幅
ＴＤＬのパルス信号が出力される。
そして、本実施例における基板電位発生部も、いままで
説明してきた従来の基板電位発生回路および本発明の第
１の実施例におけるものと同様の動作をする。
説明してきた従来の基板電位発生回路および本発明の第
１の実施例におけるものと同様の動作をする。
従って、本実施例も、第１の実施例と同様の効果を有す
る。
る。
以上説明したように、本発明の基板電位発生回路は、基
板電位発生部の前段に、入力信号のレベルの変化を検出
してワンショットパルスを発生する制御部を設けたこと
により、基板電位発生回路の能力を従来の２倍にするこ
とができる。
板電位発生部の前段に、入力信号のレベルの変化を検出
してワンショットパルスを発生する制御部を設けたこと
により、基板電位発生回路の能力を従来の２倍にするこ
とができる。
そして、入力信号のレベルがハイの時でもロウの時でも
基板電位を制御することができるので、入力信号の一方
の極性の時に基板電位が制御されないことによって、基
板上のデバイスが破壊してしまうという危険性を減らす
ことができ、又、入力信号を発生するための発振器の消
費電流を低減することができるという効果を有する。
基板電位を制御することができるので、入力信号の一方
の極性の時に基板電位が制御されないことによって、基
板上のデバイスが破壊してしまうという危険性を減らす
ことができ、又、入力信号を発生するための発振器の消
費電流を低減することができるという効果を有する。
【図面の簡単な説明】
第１図は、本発明の第１の実施例の回路構成を示す回路
図、第２図は、本発明の第１の実施例の動作を説明する
ための波形図、第３図は、本発明の第２の実施例の回路
構成を示す回路図、第４図は、従来の基板電位発生回路
の回路構成を示す回路図である。 １・・・接地端子、２・・・発振器、３ ａ ＋ ３
ｂ・・・制御部、４・・・基板電位発生部、５・・・遅
延回路、６・・・排他的論理和回路（ＥＸ−ＯＲ） 、
７・・・反転回路、８・・・否排他的論理和回路（ＥＸ
−ＮＯＲ）。
図、第２図は、本発明の第１の実施例の動作を説明する
ための波形図、第３図は、本発明の第２の実施例の回路
構成を示す回路図、第４図は、従来の基板電位発生回路
の回路構成を示す回路図である。 １・・・接地端子、２・・・発振器、３ ａ ＋ ３
ｂ・・・制御部、４・・・基板電位発生部、５・・・遅
延回路、６・・・排他的論理和回路（ＥＸ−ＯＲ） 、
７・・・反転回路、８・・・否排他的論理和回路（ＥＸ
−ＮＯＲ）。
Claims (1)
- 【特許請求の範囲】 １、半導体基板表面に設けられ、入力されるパルス信号
の一方の極性において前記半導体基板の電位を所望の値
に制御する基板電位発生部を含む基板電位発生回路にお
いて 入力信号の立ち下り時および立ち上り時にこの入力信号
のレベルの変化を検出してパルスを発生する制御部を有
し、 前記制御部と前記基板電位発生部とは、前記入力信号が
前記制御部に入力され、前記制御部の出力パルス信号が
前記基板電位発生部に入力されるように接続されている
ことを特徴とする基板電位発生回路。 ２、請求項１記載の基板電位発生回路において、前記制
御部が遅延回路と排他的論理和回路とからなり、 前記遅延回路と前記排他的論理和回路とは、前記排他的
論理和回路の第１の入力に前記入力信号が入力され、前
記排他的論理回路の第２の入力に前記入力信号が、前記
遅延回路を介して入力されるように接続されていること
を特徴とする基板電位発生回路。 ３、請求項１記載の基板電位発生回路において、前記制
御部が反転回路と遅延回路と否排他的論理和回路とから
なり、 前記反転回路と前記遅延回路と前記否排他的論理和回路
とは、前記否排他的論理和回路の第１の入力に前記入力
信号が入力され、前記否排他的論理和回路の第２の入力
に前記入力信号が、前記反転回路と前記遅延回路とを縦
続に接続した回路を介して入力されていることを特徴と
する基板電位発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297477A JPH04170062A (ja) | 1990-11-02 | 1990-11-02 | 基板電位発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297477A JPH04170062A (ja) | 1990-11-02 | 1990-11-02 | 基板電位発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04170062A true JPH04170062A (ja) | 1992-06-17 |
Family
ID=17847006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2297477A Pending JPH04170062A (ja) | 1990-11-02 | 1990-11-02 | 基板電位発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04170062A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9005681B2 (en) | 2009-08-18 | 2015-04-14 | Glico Nutrition Co., Ltd. | Food product containing starch gel, starch granule, production method and use thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61193475A (ja) * | 1985-02-21 | 1986-08-27 | Mitsubishi Electric Corp | 基板電圧発生回路 |
| JPH01207962A (ja) * | 1988-02-16 | 1989-08-21 | Hitachi Ltd | 半導体集積回路装置 |
-
1990
- 1990-11-02 JP JP2297477A patent/JPH04170062A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61193475A (ja) * | 1985-02-21 | 1986-08-27 | Mitsubishi Electric Corp | 基板電圧発生回路 |
| JPH01207962A (ja) * | 1988-02-16 | 1989-08-21 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9005681B2 (en) | 2009-08-18 | 2015-04-14 | Glico Nutrition Co., Ltd. | Food product containing starch gel, starch granule, production method and use thereof |
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