JPS58102390A - センス回路 - Google Patents
センス回路Info
- Publication number
- JPS58102390A JPS58102390A JP56199478A JP19947881A JPS58102390A JP S58102390 A JPS58102390 A JP S58102390A JP 56199478 A JP56199478 A JP 56199478A JP 19947881 A JP19947881 A JP 19947881A JP S58102390 A JPS58102390 A JP S58102390A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- transistors
- sense circuit
- power supply
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はダイナミック形メモリ集積回路に用いる高感度
で且つ高い再書込み電圧を発生し得るセンス回路に関す
るものである。
で且つ高い再書込み電圧を発生し得るセンス回路に関す
るものである。
従来ダイナミック形メモリはＮチャネルの導電形を有す
るＭＯＳ ＋−ランジスタを用いそのセンス回路は第１
図に示すような構成であった。この回路は動作開始前に
りＯツクφ１によりヒント線（Ｂ、Ｂ）を高電位状態に
初期設定し、続いてメモリセルがらの信号をヒツト線に
転送した後、りＵツクφ２を印加１〜てセンス回路を動
作させ転送された信号の増幅を行うものである。この回
路は完全なりイナミンク動作を基本としているだめ高電
位側のピノ１線の電位が降下しても再生する能力がなく
、高電位側の電位を持上げるには伺加回路を接続しなけ
ｈばならないという欠点を有していた。又、ビット線○
プリグヤージ電位を十分高く取るためにはフロップφ１
を電源電圧（ＶＤＤ）以上まで昇圧する必要があるとい
う欠点も有していた。
るＭＯＳ ＋−ランジスタを用いそのセンス回路は第１
図に示すような構成であった。この回路は動作開始前に
りＯツクφ１によりヒント線（Ｂ、Ｂ）を高電位状態に
初期設定し、続いてメモリセルがらの信号をヒツト線に
転送した後、りＵツクφ２を印加１〜てセンス回路を動
作させ転送された信号の増幅を行うものである。この回
路は完全なりイナミンク動作を基本としているだめ高電
位側のピノ１線の電位が降下しても再生する能力がなく
、高電位側の電位を持上げるには伺加回路を接続しなけ
ｈばならないという欠点を有していた。又、ビット線○
プリグヤージ電位を十分高く取るためにはフロップφ１
を電源電圧（ＶＤＤ）以上まで昇圧する必要があるとい
う欠点も有していた。
本発明はこ力らの欠点を除去するため、ＰチャネルＭＯ
８トランジスタとＮチャネルＭｏ８１ランジスタを組合
せることにより、電源電圧以上の信号を用いずに再書込
み電位を電源電圧に等しくできる高感吸なセンス回路を
実現したもので以下図面について詳＆（ＩＩ Ｋ説明す
る。
８トランジスタとＮチャネルＭｏ８１ランジスタを組合
せることにより、電源電圧以上の信号を用いずに再書込
み電位を電源電圧に等しくできる高感吸なセンス回路を
実現したもので以下図面について詳＆（ＩＩ Ｋ説明す
る。
第２図は本発明の実施例であり、Ｑｌ とＱ２はフリ
ップ・フロップを構成するＭｏ８ ）ランジスタであり
、Ｑ４とＱ５はフリップ・フロップの負荷用ＭＯＳトラ
ンジスタである。Ｑ６とＱ７［Ｍｏ８ｌ・ランジスタＱ
１とＱ、及びＱ２とＱ５の間に挿入さ）１だクロックφ
２で制＠＋されるスイノグング用のＭｏ８ ｌ・ランジ
スタであり、Ｑ３はフリップ・フロップを駆動する電流
引抜き用ＭＯ３＋・ランジスタで、クロックφ３で制御
さノ′１．る。Ｑ８とＱ９けヒツト線Ｂ及びＢのプリチ
ャージ用ＭＯ８トランジスタでクワツクφ１で駆動され
る。各々のヒノｉ−線には等しい数のメモリセル及び〃
ミーセルが接続さノ′１．る。又、ヒツト線トメモリセ
ルとの間に高イ／′ピークンスを持つ素子が挿入されて
もよい。この回路はＰチャイ・ルとＮチャネルのＭＯＳ
＋−ラ／ンスタを混用しておりその区別を図中の各素
了毎にＰとＮの記号で示しである。
ップ・フロップを構成するＭｏ８ ）ランジスタであり
、Ｑ４とＱ５はフリップ・フロップの負荷用ＭＯＳトラ
ンジスタである。Ｑ６とＱ７［Ｍｏ８ｌ・ランジスタＱ
１とＱ、及びＱ２とＱ５の間に挿入さ）１だクロックφ
２で制＠＋されるスイノグング用のＭｏ８ ｌ・ランジ
スタであり、Ｑ３はフリップ・フロップを駆動する電流
引抜き用ＭＯ３＋・ランジスタで、クロックφ３で制御
さノ′１．る。Ｑ８とＱ９けヒツト線Ｂ及びＢのプリチ
ャージ用ＭＯ８トランジスタでクワツクφ１で駆動され
る。各々のヒノｉ−線には等しい数のメモリセル及び〃
ミーセルが接続さノ′１．る。又、ヒツト線トメモリセ
ルとの間に高イ／′ピークンスを持つ素子が挿入されて
もよい。この回路はＰチャイ・ルとＮチャネルのＭＯＳ
＋−ラ／ンスタを混用しておりその区別を図中の各素
了毎にＰとＮの記号で示しである。
この回路の動作を第２図の動作波形を用いて説明する。
タイミングＴ、 ４での時７６に両［ノド線ｄ電源電圧
Ｍ）Ｄまでプヤージ７ノブさＰ＋、、′１゛１ノ時点で
プリチャージ用ＭｏｓトランジスタＱ８とＱ、がオフと
なる。タイミングＴ２の時点から選択さｉまた・ノード
線からの信月がヒツト線に伝達され、続いてタイミング
Ｔ３でフロップφ３が印加さｔ１センス回路の信号識別
動作が開始される。この時クロックφ２は高電位状態に
ありスイッチングＭＯ８＋−ランジスタＱ６とＱ７はオ
フ状態にあるので、センス回路はいわゆるクイナミンク
動作を行うことになり、センス回路の高感度性は維持さ
カーる。しかしナカラタイナミック動作の特徴としてヒ
ツト線の高電位１ｉ＋ｌＩ（第３図ではＢ側）も幾分電
位が低下する。クイナミノク動作で十分信号が増幅され
た後のタイミングＴ４でクロックφ２を印加することに
よりフリップ・フロップの負荷用トランジスタＱ４とＱ
５が各々フリップ・フロップ用トランジスタＱ１とＱ２
に電気的に接続されＢ側の電位がＶＤＤ ４で増幅され
る。これによりメモリセルに充分高い再書込み電圧を送
ることが可能となる。タイミンクＴ、で一連のセンス回
路動作を終了しクロックφ３をオフとした後、クロック
φ１を低電位にすることによりヒツト線のプリチャージ
を行い次の動作の準備に移る。この時第３図では、タイ
ミングＴ６５− を設けてクロックφ２を遅延させて印加しトランジスタ
Ｑ４とＱ６（Ｑ５とＱ７）の間の寄生容量も十分チャー
ジアップし誤動作を防市するよう配慮しであるかこの寄
生容量が小さけり、はタイミングＴ６は任意に設定が可
能である。このようにスイッチング用ＭＯＳトランジス
タを挿入したＣＭＯＳフリップ・フロップをセンス回路
に適用することにより、従来の高感度特性を維持した１
捷で電源電圧以上の信号を用いることなく、再書込み電
圧を電源電圧まで上昇させることができる。
Ｍ）Ｄまでプヤージ７ノブさＰ＋、、′１゛１ノ時点で
プリチャージ用ＭｏｓトランジスタＱ８とＱ、がオフと
なる。タイミングＴ２の時点から選択さｉまた・ノード
線からの信月がヒツト線に伝達され、続いてタイミング
Ｔ３でフロップφ３が印加さｔ１センス回路の信号識別
動作が開始される。この時クロックφ２は高電位状態に
ありスイッチングＭＯ８＋−ランジスタＱ６とＱ７はオ
フ状態にあるので、センス回路はいわゆるクイナミンク
動作を行うことになり、センス回路の高感度性は維持さ
カーる。しかしナカラタイナミック動作の特徴としてヒ
ツト線の高電位１ｉ＋ｌＩ（第３図ではＢ側）も幾分電
位が低下する。クイナミノク動作で十分信号が増幅され
た後のタイミングＴ４でクロックφ２を印加することに
よりフリップ・フロップの負荷用トランジスタＱ４とＱ
５が各々フリップ・フロップ用トランジスタＱ１とＱ２
に電気的に接続されＢ側の電位がＶＤＤ ４で増幅され
る。これによりメモリセルに充分高い再書込み電圧を送
ることが可能となる。タイミンクＴ、で一連のセンス回
路動作を終了しクロックφ３をオフとした後、クロック
φ１を低電位にすることによりヒツト線のプリチャージ
を行い次の動作の準備に移る。この時第３図では、タイ
ミングＴ６５− を設けてクロックφ２を遅延させて印加しトランジスタ
Ｑ４とＱ６（Ｑ５とＱ７）の間の寄生容量も十分チャー
ジアップし誤動作を防市するよう配慮しであるかこの寄
生容量が小さけり、はタイミングＴ６は任意に設定が可
能である。このようにスイッチング用ＭＯＳトランジス
タを挿入したＣＭＯＳフリップ・フロップをセンス回路
に適用することにより、従来の高感度特性を維持した１
捷で電源電圧以上の信号を用いることなく、再書込み電
圧を電源電圧まで上昇させることができる。
第４図は本発明の他の実施例であり、第３図における負
荷用ＭＯ８）ランジスタＱ４（Ｑ５）トスイツチング用
ＭＯ８）ランジスタＱ６（Ｑ７）を入替だもので、この
構成によっても全く同一の効果が期待できるものである
。
荷用ＭＯ８）ランジスタＱ４（Ｑ５）トスイツチング用
ＭＯ８）ランジスタＱ６（Ｑ７）を入替だもので、この
構成によっても全く同一の効果が期待できるものである
。
第５図は本発明のさらに他の実施例であり、プリチャー
ジ用トランジスタＱ８（Ｑ、）とヒント線Ｂ（Ｂ）との
間に抵抗成分を含むインピータンス素子Ｒ，（Ｒ，、）
を挿入したものでセンス回路の高感度化を図った例であ
る。
ジ用トランジスタＱ８（Ｑ、）とヒント線Ｂ（Ｂ）との
間に抵抗成分を含むインピータンス素子Ｒ，（Ｒ，、）
を挿入したものでセンス回路の高感度化を図った例であ
る。
６−
本発明では【１の極性を持つ電源系の場合についテ説明
したか、トランジスタの導電形として全て逆の導電形を
持たせ、負の極性を持たせた電沖系に適用し／こ場合に
おいても全く同一の効果が得らノすることは明らかであ
る。
したか、トランジスタの導電形として全て逆の導電形を
持たせ、負の極性を持たせた電沖系に適用し／こ場合に
おいても全く同一の効果が得らノすることは明らかであ
る。
以上説明したように本発明は電源電圧以上の信号を用い
ずにメモリセルへの再書込みレベルを電源電圧と等しく
でき、従来の高感度センス回路と同じ高感度特性を持つ
センス回路か実現できるので、４圧が低下したりポット
エレクトロン高い電源電圧がπ［容さ１１ない微細化の
進んだ集積回路において極めて有利となる。
ずにメモリセルへの再書込みレベルを電源電圧と等しく
でき、従来の高感度センス回路と同じ高感度特性を持つ
センス回路か実現できるので、４圧が低下したりポット
エレクトロン高い電源電圧がπ［容さ１１ない微細化の
進んだ集積回路において極めて有利となる。
第１図は従来のセンス回路である。
第２図は本発明の一実施例で、第３図はその各り１コツ
クとピノ１線の動作波形を示すものである。 第４図および第５図はそ）１ぞハ他の実施例である。 ■ＤＩ〕 電源、 φ，，φ２，φ３ ・ ク
ロツク、Ｂ，Ｂ ・− ・・ ヒノ！・線、 Ｑ，、
Ｑ２． Ｑ３ ・パ ＮチャネルＭＯＳ ｌ・ラノ／
スク、 Ｑ４， Ｑ５． Ｑ６， Ｑ７，Ｑ，。 Ｑ ・・・・・１〕シャネルＭＯＳ ｌ・シンジスタ、
Ｒ１，Ｒ２ ・・・ 抵抗成分を含むインビータンス
素イ。 特π「出願人 日本電信電話公社 代理人 星 野 恒 司５。 一ｆ１□＼ ２ −１＼ 岩 −１・ 列−Ｌ′１） 第１図 第２図 ２。 ＤＤ ｊ Ｑ８Ｑ４ Ｑ５ ＱＣＩＦ＋ＰＰ
ＰＰ ２ Ｑ６ Ｑ７ Ｐ Ｐ Ｂ 百＄ ３ 図 −−−−
クとピノ１線の動作波形を示すものである。 第４図および第５図はそ）１ぞハ他の実施例である。 ■ＤＩ〕 電源、 φ，，φ２，φ３ ・ ク
ロツク、Ｂ，Ｂ ・− ・・ ヒノ！・線、 Ｑ，、
Ｑ２． Ｑ３ ・パ ＮチャネルＭＯＳ ｌ・ラノ／
スク、 Ｑ４， Ｑ５． Ｑ６， Ｑ７，Ｑ，。 Ｑ ・・・・・１〕シャネルＭＯＳ ｌ・シンジスタ、
Ｒ１，Ｒ２ ・・・ 抵抗成分を含むインビータンス
素イ。 特π「出願人 日本電信電話公社 代理人 星 野 恒 司５。 一ｆ１□＼ ２ −１＼ 岩 −１・ 列−Ｌ′１） 第１図 第２図 ２。 ＤＤ ｊ Ｑ８Ｑ４ Ｑ５ ＱＣＩＦ＋ＰＰ
ＰＰ ２ Ｑ６ Ｑ７ Ｐ Ｐ Ｂ 百＄ ３ 図 −−−−
Claims (2)
- （１）Ｎ又はＰチャネルの一方の第１導電形を有するフ
リソゲフロップ用の第１の電界効果トランジスタ（Ｑ、
） （電界効果トランジスタを以下単ニトランジスタと
いう）のドレインを同じ導電形を有するフリップフロッ
プ用の第２のトランジスタ（Ｑ２）のゲートに、第２の
トう７ジスタのドレインを第１のトランジスタのゲート
にそれそ゛れ接続し、第１及び第２のトランジスタのソ
ースを共通に接続−ジ回路を接続したセンス回路におい
て、さらに第１の導電形と反対の第２の導電形を有する
負荷用の第３及び第４トランジスタ（Ｑ４１ Ｑ５ ）
及びスイッチ用の第５及び第６のトランジスタ（Ｑ６゜
Ｑ７）を用い、第３トランジスタと第５のトランシスタ
ラ直列に接続して第１のトランジスタノドレインと第２
の電源端子との間に接続し、第４のトランジスタと第６
のトランジスタを直列に接続して第２のトランジスタの
ドレインと第２の電源端子との間に接続し、第３及び第
４のトランジスタのゲートをそれぞれ第１及び第２のト
ランジスタのゲートに接続し、第５及び第６のトランジ
スタのゲートを共通にスイッチ駆動端子に接続したこと
を特徴とするセンス回路。 - （２） 第１のトランジスタのドレインと第１のビッ
ト線との接続、及び第２のトランジスタのドレインと第
２のビット線との接続を、高インピーダンス素子を介し
て行なうことを特徴とする特許請求の範囲第（１）項記
載のセンス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56199478A JPS58102390A (ja) | 1981-12-12 | 1981-12-12 | センス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56199478A JPS58102390A (ja) | 1981-12-12 | 1981-12-12 | センス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58102390A true JPS58102390A (ja) | 1983-06-17 |
Family
ID=16408464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56199478A Pending JPS58102390A (ja) | 1981-12-12 | 1981-12-12 | センス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58102390A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59207485A (ja) * | 1983-05-11 | 1984-11-24 | Nec Ic Microcomput Syst Ltd | 増幅回路 |
| JPS61287093A (ja) * | 1985-06-12 | 1986-12-17 | Nec Corp | センスアンプ |
| JPS62217490A (ja) * | 1986-03-18 | 1987-09-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS632193A (ja) * | 1986-06-20 | 1988-01-07 | Mitsubishi Electric Corp | センスアンプ回路 |
| KR100394573B1 (ko) * | 2001-05-31 | 2003-08-14 | 삼성전자주식회사 | 반도체 메모리장치의 센스앰프회로 |
| WO2015033491A1 (ja) * | 2013-09-09 | 2015-03-12 | パナソニック株式会社 | 半導体記憶装置およびセンスアンプ回路 |
-
1981
- 1981-12-12 JP JP56199478A patent/JPS58102390A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59207485A (ja) * | 1983-05-11 | 1984-11-24 | Nec Ic Microcomput Syst Ltd | 増幅回路 |
| JPS61287093A (ja) * | 1985-06-12 | 1986-12-17 | Nec Corp | センスアンプ |
| JPS62217490A (ja) * | 1986-03-18 | 1987-09-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH07111823B2 (ja) * | 1986-03-18 | 1995-11-29 | 三菱電機株式会社 | 半導体記憶装置 |
| JPS632193A (ja) * | 1986-06-20 | 1988-01-07 | Mitsubishi Electric Corp | センスアンプ回路 |
| KR100394573B1 (ko) * | 2001-05-31 | 2003-08-14 | 삼성전자주식회사 | 반도체 메모리장치의 센스앰프회로 |
| WO2015033491A1 (ja) * | 2013-09-09 | 2015-03-12 | パナソニック株式会社 | 半導体記憶装置およびセンスアンプ回路 |
| US9564182B2 (en) | 2013-09-09 | 2017-02-07 | Socionext Inc. | Semiconductor storage device and sense amplifier circuit |
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