JP2873385B2 - シフトレジスタ回路 - Google Patents
シフトレジスタ回路Info
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Description
【発明の詳細な説明】 イ．産業上の利用分野 本発明はシフトレジスタ回路に関するものである。
ロ．従来技術 従来、CMOS（complementary MOS）技術を用いたCMOS
型シフトレジスタは、ここでは図示省略したが、例えば
主に前段及び後段の信号転送用ゲート（トランスファゲ
ート）を共に、１組のＰチャネルMOSFET（metal oxide
semiconductor field effect transistor）及びＮチャ
ネルMOSFET（前段の信号転送用ゲート）と１組のＰチャ
ネルMOSFET及びＮチャネルMOSFET（後段の信号転送用ゲ
ート）の各組で構成していて、また、信号のレベル変換
に２つのインバータを夫々用いている。
型シフトレジスタは、ここでは図示省略したが、例えば
主に前段及び後段の信号転送用ゲート（トランスファゲ
ート）を共に、１組のＰチャネルMOSFET（metal oxide
semiconductor field effect transistor）及びＮチャ
ネルMOSFET（前段の信号転送用ゲート）と１組のＰチャ
ネルMOSFET及びＮチャネルMOSFET（後段の信号転送用ゲ
ート）の各組で構成していて、また、信号のレベル変換
に２つのインバータを夫々用いている。
しかしながら、このようなシフトレジスタ回路におい
ては、転送制御用信号としてφ（図示省略）とその反転
信号である（図示省略）とを必要とし、ビット数を多
くした場合にφ及びに対する負荷が増大してしまい、
このために高速動作が妨げられ、しかも消費電力が増加
するという欠点があった。
ては、転送制御用信号としてφ（図示省略）とその反転
信号である（図示省略）とを必要とし、ビット数を多
くした場合にφ及びに対する負荷が増大してしまい、
このために高速動作が妨げられ、しかも消費電力が増加
するという欠点があった。
そこで、本出願人は先に特開昭61−189993号におい
て、ビット数が増加しても高速動作が可能であり、かつ
消費電力を抑制でき、転送制御信号を１相にできるシフ
トレジスタ回路を開示した。以下、このシフトレジスタ
回路を第６図において説明する。
て、ビット数が増加しても高速動作が可能であり、かつ
消費電力を抑制でき、転送制御信号を１相にできるシフ
トレジスタ回路を開示した。以下、このシフトレジスタ
回路を第６図において説明する。
シフトレジスタ回路は、第６図に示すように、ｎビッ
トのフリップフロップ（FF）を縦続接続し、各フリップ
フロップ（FF）を共通のシフトパルスCLKによってその
内容を次々に転送するように構成されている。但し、第
６図では説明の都合上フリップフロップFFn-1、FFn、FF
n+1の３ビットのみで表してある。
トのフリップフロップ（FF）を縦続接続し、各フリップ
フロップ（FF）を共通のシフトパルスCLKによってその
内容を次々に転送するように構成されている。但し、第
６図では説明の都合上フリップフロップFFn-1、FFn、FF
n+1の３ビットのみで表してある。
各フリップフロップ（FF）の内部回路構成は夫々同様
のものであるので１ビットのフリップフロップFFnにつ
いて説明すると、このシフトレジスタ回路は論理レベル
“1"を転送（シフト）するものであって、前位の信号転
送用ゲート（トランスファゲート）がＰチャネルMOSFET
P1のみからなり、かつ後続のトランスファゲートがＮチ
ャネルMOSFETN1のみからなっている。また、Ｎチャネル
MOSFETN2とＰチャネルMOSFETP2とは、ノード、を夫
々VSSレベル、VDDレベルに保持するのに必要なトランジ
スタであり、INV1及びINV2は夫々信号レベル変換のため
のインバータである。なお、MOSFETN2、P2を付加するこ
とで帰環回路を構成し、MOSトランジスタ特有の基板効
果による誤動作を完全に排除できる。また、Ｐチャネル
及びＮチャネルともにON状態となり、貫通電流が流れる
可能性も完全に排除できる等、特有の利点を持つ。
のものであるので１ビットのフリップフロップFFnにつ
いて説明すると、このシフトレジスタ回路は論理レベル
“1"を転送（シフト）するものであって、前位の信号転
送用ゲート（トランスファゲート）がＰチャネルMOSFET
P1のみからなり、かつ後続のトランスファゲートがＮチ
ャネルMOSFETN1のみからなっている。また、Ｎチャネル
MOSFETN2とＰチャネルMOSFETP2とは、ノード、を夫
々VSSレベル、VDDレベルに保持するのに必要なトランジ
スタであり、INV1及びINV2は夫々信号レベル変換のため
のインバータである。なお、MOSFETN2、P2を付加するこ
とで帰環回路を構成し、MOSトランジスタ特有の基板効
果による誤動作を完全に排除できる。また、Ｐチャネル
及びＮチャネルともにON状態となり、貫通電流が流れる
可能性も完全に排除できる等、特有の利点を持つ。
このシフトレジスタ回路において、数百ビットのうち
１ビットを除いて、シフトレジスタの出力であるノード
（APn-1）は“0"レベル、即ちVSSレベルとなる。従っ
て、ノード、は共に“1"レベル（VDDレベル）、ノ
ード、はVSSレベルである。
１ビットを除いて、シフトレジスタの出力であるノード
（APn-1）は“0"レベル、即ちVSSレベルとなる。従っ
て、ノード、は共に“1"レベル（VDDレベル）、ノ
ード、はVSSレベルである。
PETP1について考えると、転送信号であるCLKが“0"レ
ベルになると、ＰチャネルMOSFETであるP1のゲート下に
は本来反転層が形成されるはずであるが、上記のように
ノード、の電位がVSSであるから、CLKが“0"
（VSS）レベルになってもゲート−ソース間に電位差が
生じず、反転層が形成されない。同様のことが、Ｎチャ
ネルMOSFETであるN1に対しても考えられる。
ベルになると、ＰチャネルMOSFETであるP1のゲート下に
は本来反転層が形成されるはずであるが、上記のように
ノード、の電位がVSSであるから、CLKが“0"
（VSS）レベルになってもゲート−ソース間に電位差が
生じず、反転層が形成されない。同様のことが、Ｎチャ
ネルMOSFETであるN1に対しても考えられる。
このように反転層が形成されないために、MOSトラン
ジスタの特性により、ゲート容量は反転層が形成される
場合に比べてかなり小さくなる。数百ビットのうち殆ど
のP1、N1のゲート容量が小さくなることから、CLKの負
荷軽減には非常に有効であり、これによってビット数が
増えても高速動作が可能であり、CLKの駆動電流を低く
抑えることができる。
ジスタの特性により、ゲート容量は反転層が形成される
場合に比べてかなり小さくなる。数百ビットのうち殆ど
のP1、N1のゲート容量が小さくなることから、CLKの負
荷軽減には非常に有効であり、これによってビット数が
増えても高速動作が可能であり、CLKの駆動電流を低く
抑えることができる。
また、この例では、上記のトランジスタP1、N2の極性
が逆であることを利用して、転送信号が従来は２相必要
であったものを１相で実現できるという特長がある。こ
れは、トランジスタP2、N1についても同様である。
が逆であることを利用して、転送信号が従来は２相必要
であったものを１相で実現できるという特長がある。こ
れは、トランジスタP2、N1についても同様である。
以上に説明したシフトレジスタ回路によれば、上述し
た各利点をもっているが、本発明者が種々検討を行った
結果、いまだ改良すべき点があることが判明した。以
下、このことについて説明する。
た各利点をもっているが、本発明者が種々検討を行った
結果、いまだ改良すべき点があることが判明した。以
下、このことについて説明する。
即ち、第６図に示すシフトレジスタ回路において例え
ばクロック（CLK）周期30nsと高速なシフト動作を行っ
ている場合、フリップフロップFFnについて考えると、
後述する第２図のタイミングチャートにおいて一点鎖線
で示すように、Ｃ点の時点で充電されたノードにおけ
る電荷がＦ点の時点までに完全に放電（この電荷の放電
は、通常ＰチャネルMOSトランジスタP1を通して前段のC
MOSインバータINV2におけるＮチャネルMOSトランジスタ
によって行っている。）しきっていないと（後述するよ
うに完全に放電しきらない可能性がある。）、出力APn
が同じく第２図に一点鎖線で示すような出力状態となっ
てしまうために動作不良を起こしてしまうことになる
（その他の各出力APn-1、APn+1等についても同様のこと
が考えられる。）。そして、第６図における実際のタイ
ミングチャートは第７図に示すようになる。但し、第７
図におけるタイミングチャートは電源電圧VDDを3.25V、
クロック（CLK）周期を30nsとしてある。
ばクロック（CLK）周期30nsと高速なシフト動作を行っ
ている場合、フリップフロップFFnについて考えると、
後述する第２図のタイミングチャートにおいて一点鎖線
で示すように、Ｃ点の時点で充電されたノードにおけ
る電荷がＦ点の時点までに完全に放電（この電荷の放電
は、通常ＰチャネルMOSトランジスタP1を通して前段のC
MOSインバータINV2におけるＮチャネルMOSトランジスタ
によって行っている。）しきっていないと（後述するよ
うに完全に放電しきらない可能性がある。）、出力APn
が同じく第２図に一点鎖線で示すような出力状態となっ
てしまうために動作不良を起こしてしまうことになる
（その他の各出力APn-1、APn+1等についても同様のこと
が考えられる。）。そして、第６図における実際のタイ
ミングチャートは第７図に示すようになる。但し、第７
図におけるタイミングチャートは電源電圧VDDを3.25V、
クロック（CLK）周期を30nsとしてある。
従って、上述した動作不良を起こすことなく、高速
で、しかも安定した正確な動作を行えるシフトレジスタ
回路を提供するためには、どうしても上述したノード
等における電荷の放電等を所定の期間内（例えば後述す
る第２図のタイミングチャートにおけるＥ点からＦ点の
間）に行わなければならない。
で、しかも安定した正確な動作を行えるシフトレジスタ
回路を提供するためには、どうしても上述したノード
等における電荷の放電等を所定の期間内（例えば後述す
る第２図のタイミングチャートにおけるＥ点からＦ点の
間）に行わなければならない。
ここで、上述した第６図におけるシフトレジスタ回路
において上述したノード等の電荷の放電等が所定の期
間内に行われない理由について説明すると、その電荷の
放電に要する時間は、上述した第６図における電荷転送
用のＰチャネルMOSトランジスタP1等のしきい値電圧VT
等に依存する（即ち、VTが上昇すると放電に要する時間
が増加する。）が、そのVT等は、製造工程上どうしても
プロセスパラメータ等の変動によってバラツキが生じて
しまう。そのため、夫々のトランジスタP1による上記電
荷の放電を安定して正確に行うことができない可能性が
生じることになる。また、この例では前位の第１の電荷
転送用トランジスタとしてＰチャネルMOSトランジスタP
1を用いているため、その性質上どうしても動作が遅
く、電荷の転送（放電）に時間がかかってしまう。
において上述したノード等の電荷の放電等が所定の期
間内に行われない理由について説明すると、その電荷の
放電に要する時間は、上述した第６図における電荷転送
用のＰチャネルMOSトランジスタP1等のしきい値電圧VT
等に依存する（即ち、VTが上昇すると放電に要する時間
が増加する。）が、そのVT等は、製造工程上どうしても
プロセスパラメータ等の変動によってバラツキが生じて
しまう。そのため、夫々のトランジスタP1による上記電
荷の放電を安定して正確に行うことができない可能性が
生じることになる。また、この例では前位の第１の電荷
転送用トランジスタとしてＰチャネルMOSトランジスタP
1を用いているため、その性質上どうしても動作が遅
く、電荷の転送（放電）に時間がかかってしまう。
ハ．発明の目的 本発明の目的は、製造工程上のプロセスパラメータ等
の変動による悪影響に対して影響することなく、高速
で、しかも安定した正確な動作が行えるシフトレジスタ
回路を提供することにある。
の変動による悪影響に対して影響することなく、高速
で、しかも安定した正確な動作が行えるシフトレジスタ
回路を提供することにある。
ニ．発明の構成 即ち、本発明は、直列に接続された複数個のレジスタ
部を有するシフトレジスタ回路であって、上記レジスタ
部は、前段からの信号を入力するための第１の転送用ゲ
ートと、上記第１の転送用ゲートからの信号を保持する
ための第１の回路と、上記第１の回路の出力を転送する
ための第２の転送用ゲートと、上記第２の転送用ゲート
からの信号を次段に出力するための第２の回路と、上記
第１の回路の入力端における電荷放電又は電荷供給を制
御するための電荷制御回路とを備え、上記第１の転送用
ゲートと上記第２の転送用ゲートは互いに相補的に動作
し上記電荷制御回路は次段の出力信号により制御される
シフトレジスタ回路に係わるものである。
部を有するシフトレジスタ回路であって、上記レジスタ
部は、前段からの信号を入力するための第１の転送用ゲ
ートと、上記第１の転送用ゲートからの信号を保持する
ための第１の回路と、上記第１の回路の出力を転送する
ための第２の転送用ゲートと、上記第２の転送用ゲート
からの信号を次段に出力するための第２の回路と、上記
第１の回路の入力端における電荷放電又は電荷供給を制
御するための電荷制御回路とを備え、上記第１の転送用
ゲートと上記第２の転送用ゲートは互いに相補的に動作
し上記電荷制御回路は次段の出力信号により制御される
シフトレジスタ回路に係わるものである。
ホ．実施例 以下、本発明の実施例を説明する。
第１図〜第３図は本発明によるシフトレジスタ回路を
例えばビデオやテレビ等における画像処理用として主に
用いられている1Mビット・フィールド・メモリ（例えば
テキサスインスツルメンツ社製TMS4C1050）の例えばリ
ード・アドレス・ポインタに適用した例を示すものであ
る。
例えばビデオやテレビ等における画像処理用として主に
用いられている1Mビット・フィールド・メモリ（例えば
テキサスインスツルメンツ社製TMS4C1050）の例えばリ
ード・アドレス・ポインタに適用した例を示すものであ
る。
上述したフィールド・メモリの詳細についてはここで
は省略するが、このメモリは、高速FIFO（First In Fir
st Out:データを書き込んだ順に読み出す）動作を行う
シリアルメモリであって、基本的には、読み出し及び書
き込み情報を直列並列変換するためのラインバッファ
を設け、かつリング発振器又はこれに類似の発振器と、
その発振周波数を計上するカウンタと、読み出し及び書
き込み要求信号を発生させる機構と、リフレッシュ要求
信号を発生させる回路と、読み出し（リード）及び書き
込み（ライト）及びリフレッシュの各々の要求信号を状
況に応じてその優先順位を決めるアービタ回路とを有す
るものである。
は省略するが、このメモリは、高速FIFO（First In Fir
st Out:データを書き込んだ順に読み出す）動作を行う
シリアルメモリであって、基本的には、読み出し及び書
き込み情報を直列並列変換するためのラインバッファ
を設け、かつリング発振器又はこれに類似の発振器と、
その発振周波数を計上するカウンタと、読み出し及び書
き込み要求信号を発生させる機構と、リフレッシュ要求
信号を発生させる回路と、読み出し（リード）及び書き
込み（ライト）及びリフレッシュの各々の要求信号を状
況に応じてその優先順位を決めるアービタ回路とを有す
るものである。
第１図に示すように、本例によるシフトレジスタ回路
の基本的な回路構成は、上述した第６図の例とほぼ同様
であるので同一符号を付して説明を省略することがある
が、特に異なる点は、各フリップフロップ（シフトレジ
スタ部）FF1、FF2、FF3………FF511において前位の第１
の電荷転送用トランジスタP1と並列に電荷放電のための
ＮチャネルMOSトランジスタ（この例では電荷放電用の
電荷コントロール素子）N4を夫々接続し、それらのゲー
トに夫々次段の出力を接続していることである。即ち、
本例では例えば第１図に示すように、シフトレジスタ部
FF1における電荷放電用トランジスタN4のゲートには次
段のシフトレジスタ部FF2の出力APR2が、シフトレジス
タ部FF2における電荷放電用トランジスタN4のゲートに
は次段のシフトレジスタ部FF3の出力APR3が夫々接続さ
れている（他のシフトレジスタ部についても同様）。
の基本的な回路構成は、上述した第６図の例とほぼ同様
であるので同一符号を付して説明を省略することがある
が、特に異なる点は、各フリップフロップ（シフトレジ
スタ部）FF1、FF2、FF3………FF511において前位の第１
の電荷転送用トランジスタP1と並列に電荷放電のための
ＮチャネルMOSトランジスタ（この例では電荷放電用の
電荷コントロール素子）N4を夫々接続し、それらのゲー
トに夫々次段の出力を接続していることである。即ち、
本例では例えば第１図に示すように、シフトレジスタ部
FF1における電荷放電用トランジスタN4のゲートには次
段のシフトレジスタ部FF2の出力APR2が、シフトレジス
タ部FF2における電荷放電用トランジスタN4のゲートに
は次段のシフトレジスタ部FF3の出力APR3が夫々接続さ
れている（他のシフトレジスタ部についても同様）。
但し、この例では全部で例えば512ビットのシフトレ
ジスタ部（APR1、APR2、APR3………APR512）をもつシフ
トレジスタ回路の例について説明するものとし、最終段
のシフトレジスタ部FF512においては電荷放電用トラン
ジスタN4を設ける必要はない。これは最終段であるから
次段へデータを転送する必要がなく、従って上述した電
荷の放電を行う必要がないからである。また、最初の段
のシフトレジスタ部FF1におけるノードV1の電荷の放電
はＰチャネルMOSトランジスタP1及びＮチャネルMOSトラ
ンジスタN4を介してその前段に接続されたシフトレジス
タ回路を初期化するための回路１（これについては後述
する。）におけるＮチャネルMOSトランジスタN6によっ
て行っている（即ち、そのゲートにシフトレジスタ部FF
1の出力APR1が接続されている。）。
ジスタ部（APR1、APR2、APR3………APR512）をもつシフ
トレジスタ回路の例について説明するものとし、最終段
のシフトレジスタ部FF512においては電荷放電用トラン
ジスタN4を設ける必要はない。これは最終段であるから
次段へデータを転送する必要がなく、従って上述した電
荷の放電を行う必要がないからである。また、最初の段
のシフトレジスタ部FF1におけるノードV1の電荷の放電
はＰチャネルMOSトランジスタP1及びＮチャネルMOSトラ
ンジスタN4を介してその前段に接続されたシフトレジス
タ回路を初期化するための回路１（これについては後述
する。）におけるＮチャネルMOSトランジスタN6によっ
て行っている（即ち、そのゲートにシフトレジスタ部FF
1の出力APR1が接続されている。）。
なお、各シフトレジスタ部（FF1、FF2、FF3………FF5
12）においてＮチャネルMOSトランジスタ（第２の電荷
転送用トランジスタ）N1とＰチャネルMOSトランジスタP
2との間に接続されたＮチャネルMOSトランジスタN3は、
そのゲートに接続された制御信号RPC1L（この信号は、
この例では上述したフィールド・メモリにおける外部読
み出しリセット信号（RSTR）から送られてくるものであ
る。）によってリードアドレスポインタを初期化するた
めのものである。また、ここで、上述した初期化回路１
について説明すると、この回路は、例えば上述したフィ
ールド・メモリにおける上記ライン・バッファ（レジス
タ）と上記リード・アドレス・ポインタ（本例によるシ
フトレジスタ回路）との間に接続されているものであ
る。そして、その内部回路は、第１図に示すように、NO
R回路NOR1、インバータ回路INV3及びINV4、ＰチャネルM
OSトランジスタP3、ＮチャネルMOSトランジスタN5及びN
6によって夫々構成されていて、NOR1の入力には、上記
ライン・バッファの出力信号RPRF_及びRPCF_が夫々接続
されている。
12）においてＮチャネルMOSトランジスタ（第２の電荷
転送用トランジスタ）N1とＰチャネルMOSトランジスタP
2との間に接続されたＮチャネルMOSトランジスタN3は、
そのゲートに接続された制御信号RPC1L（この信号は、
この例では上述したフィールド・メモリにおける外部読
み出しリセット信号（RSTR）から送られてくるものであ
る。）によってリードアドレスポインタを初期化するた
めのものである。また、ここで、上述した初期化回路１
について説明すると、この回路は、例えば上述したフィ
ールド・メモリにおける上記ライン・バッファ（レジス
タ）と上記リード・アドレス・ポインタ（本例によるシ
フトレジスタ回路）との間に接続されているものであ
る。そして、その内部回路は、第１図に示すように、NO
R回路NOR1、インバータ回路INV3及びINV4、ＰチャネルM
OSトランジスタP3、ＮチャネルMOSトランジスタN5及びN
6によって夫々構成されていて、NOR1の入力には、上記
ライン・バッファの出力信号RPRF_及びRPCF_が夫々接続
されている。
第１図に示したシフトレジスタ回路における動作は、
上述した第６図の例と同様に例えば論理レベル“1"をシ
フトパルスYRCKL（この信号は、上述したフィールド・
メモリにおける外部読み出しクロック信号（CRCK）によ
ってつくられている。）によって順次転送（シフト）す
るものであって、第２図のタイミングチャートに示すよ
うに、Ａ点からＨ点までの時点において順次上記データ
“1"を転送している。但し、第２図では、説明の都合上
シフトレジスタ部FF1、FF2、FF3の３ビットのみで表し
てある。
上述した第６図の例と同様に例えば論理レベル“1"をシ
フトパルスYRCKL（この信号は、上述したフィールド・
メモリにおける外部読み出しクロック信号（CRCK）によ
ってつくられている。）によって順次転送（シフト）す
るものであって、第２図のタイミングチャートに示すよ
うに、Ａ点からＨ点までの時点において順次上記データ
“1"を転送している。但し、第２図では、説明の都合上
シフトレジスタ部FF1、FF2、FF3の３ビットのみで表し
てある。
そして、上述したように、本例において各シフトレジ
スタ部に電荷放電用トランジスタN4を設けない場合には
夫々のノードV1、V2、V3………における電荷が所定の期
間内に完全に放電しきらない第２図に一点鎖線で示す状
態になってしまうことがある。その結果、各シフトレジ
スタ部の出力APR1、APR2、APR3………の出力状態が同じ
く第２図に一点鎖線で示す状態となってしまうために動
作不良を生じることになる。そこで、このような動作不
良を起こさないために上述したように、各シフトレジス
タ部FF1、FF2、FF3………においてＰチャネルMOSトラン
ジスタ（第１の電荷転送用トランジスタ）P1に並列にノ
ードV1、V2、V3………における電荷を所定の期間内に完
全に放電させるためのＮチャネルMOSトランジスタN4を
設け、その制御信号として次段の出力（APR1、APR2、AP
R3………）を用いたのである。
スタ部に電荷放電用トランジスタN4を設けない場合には
夫々のノードV1、V2、V3………における電荷が所定の期
間内に完全に放電しきらない第２図に一点鎖線で示す状
態になってしまうことがある。その結果、各シフトレジ
スタ部の出力APR1、APR2、APR3………の出力状態が同じ
く第２図に一点鎖線で示す状態となってしまうために動
作不良を生じることになる。そこで、このような動作不
良を起こさないために上述したように、各シフトレジス
タ部FF1、FF2、FF3………においてＰチャネルMOSトラン
ジスタ（第１の電荷転送用トランジスタ）P1に並列にノ
ードV1、V2、V3………における電荷を所定の期間内に完
全に放電させるためのＮチャネルMOSトランジスタN4を
設け、その制御信号として次段の出力（APR1、APR2、AP
R3………）を用いたのである。
以上に説明したように、本例によるシフトレジスタ回
路では、複数のシフトレジスタ部FF1、FF2、FF3………F
F512が接続され、上記シフトレジスタ部が前位のＰチャ
ネルMOSトランジスタ（第１の電荷転送用トランジス
タ）P1とこれに後続のＮチャネルMOSトランジスタ（第
２の電荷転送用トランジスタ）N1とを有し、これらのＰ
チャネルMOSトランジスタP1及びＮチャネルMOSトランジ
スタN1を介して電荷を転送する経路の所定箇所（この例
ではＰチャネルMOSトランジスタP1に並列に）に電荷放
電用のＮチャネルMOSトラジスタ（電荷コントロール素
子）N4が接続され、このＮチャネルMOSトランジスタN4
の動作を上記シフトレジスタ部の次段の出力（APR1、AP
R2、APR3………）によって制御するように構成している
ので、第２図のタイミングチャートに破線で示すよう
に、例えば前段のシフトレジスタ部FF1におけるノードV
1の電荷を次段のシフトレジスタ部FF2の出力APR2の立ち
上がりでFF1におけるＮチャネルMOSトランジスタN4をオ
ンさせることによってそのトランジスタN4を通してＣ点
からＤ点までの間に完全に放電させることができる（他
の各ノードN2、N3………についても同様。）。
路では、複数のシフトレジスタ部FF1、FF2、FF3………F
F512が接続され、上記シフトレジスタ部が前位のＰチャ
ネルMOSトランジスタ（第１の電荷転送用トランジス
タ）P1とこれに後続のＮチャネルMOSトランジスタ（第
２の電荷転送用トランジスタ）N1とを有し、これらのＰ
チャネルMOSトランジスタP1及びＮチャネルMOSトランジ
スタN1を介して電荷を転送する経路の所定箇所（この例
ではＰチャネルMOSトランジスタP1に並列に）に電荷放
電用のＮチャネルMOSトラジスタ（電荷コントロール素
子）N4が接続され、このＮチャネルMOSトランジスタN4
の動作を上記シフトレジスタ部の次段の出力（APR1、AP
R2、APR3………）によって制御するように構成している
ので、第２図のタイミングチャートに破線で示すよう
に、例えば前段のシフトレジスタ部FF1におけるノードV
1の電荷を次段のシフトレジスタ部FF2の出力APR2の立ち
上がりでFF1におけるＮチャネルMOSトランジスタN4をオ
ンさせることによってそのトランジスタN4を通してＣ点
からＤ点までの間に完全に放電させることができる（他
の各ノードN2、N3………についても同様。）。
従って、シフトレジスタ回路における各出力状態も第
２図に一点鎖線で示したような状態になることがなく
（即ち、動作不良を起こすことなく）、高速で、しかも
安定した（製造上のしきい値電圧VTのバラツキ等に左右
されることのない）正確な動作を行うことができるシフ
トレジスタ回路を提供できる。そして、第１図における
実際のタイミングチャートは第３図に示すものとなる。
但し、この第３図のタイミングチャートにおいても、上
述した第７図と同様に電源電圧VDDを3.25V、クロック
（YRCKL）周期を30nsとしてある。
２図に一点鎖線で示したような状態になることがなく
（即ち、動作不良を起こすことなく）、高速で、しかも
安定した（製造上のしきい値電圧VTのバラツキ等に左右
されることのない）正確な動作を行うことができるシフ
トレジスタ回路を提供できる。そして、第１図における
実際のタイミングチャートは第３図に示すものとなる。
但し、この第３図のタイミングチャートにおいても、上
述した第７図と同様に電源電圧VDDを3.25V、クロック
（YRCKL）周期を30nsとしてある。
また、本例では例えばクロック（YRCKL）周期を30ns
としたが、上述したように積極的に各ノードV1、V2、V3
………の電荷を放電させるためのトランジスタN4を設け
てあるので、もっと短い周期でも動作可能となる。
としたが、上述したように積極的に各ノードV1、V2、V3
………の電荷を放電させるためのトランジスタN4を設け
てあるので、もっと短い周期でも動作可能となる。
第４図は本発明の他の例を示すものであって、基本的
な回路構成は第１図の例とほぼ同様であるので同一符号
を付して説明を省略するが、その他の異なる点は、上述
した電荷放電用トランジスタN4に代えてＮチャネルMOS
トラジスタ（この例では電荷放電用トランジスタ）N7を
各シフトレジスタ部（FF1、FF2、FF3………）における
各ノードV1、V2、V3………と接地側VSSとの間に夫々接
続し、それらのゲートに上述の例と同様に夫々次段のシ
フトレジスタ部の出力を接続していることである。即
ち、この例の場合には上述の例と多少異なり、各ノード
V1、V2、V3………の電荷を前段のシフトレジスタ部にお
けるCMOSインバータINV2のＮチャネルMOSトランジスタ
を通して接地側VSSに放電するのではなく、ＮチャネルM
OSトランジスタN7によって直接接地側VSSに放電するこ
とになる。
な回路構成は第１図の例とほぼ同様であるので同一符号
を付して説明を省略するが、その他の異なる点は、上述
した電荷放電用トランジスタN4に代えてＮチャネルMOS
トラジスタ（この例では電荷放電用トランジスタ）N7を
各シフトレジスタ部（FF1、FF2、FF3………）における
各ノードV1、V2、V3………と接地側VSSとの間に夫々接
続し、それらのゲートに上述の例と同様に夫々次段のシ
フトレジスタ部の出力を接続していることである。即
ち、この例の場合には上述の例と多少異なり、各ノード
V1、V2、V3………の電荷を前段のシフトレジスタ部にお
けるCMOSインバータINV2のＮチャネルMOSトランジスタ
を通して接地側VSSに放電するのではなく、ＮチャネルM
OSトランジスタN7によって直接接地側VSSに放電するこ
とになる。
従って、この例においても上述の例と同様にノードV
1、V2、V3………の電荷を所定の期間内にすばやく完全
に放電させることができ、高速で、しかも安定した正確
な動作が行えるシフトレジスタ回路を提供できる。
1、V2、V3………の電荷を所定の期間内にすばやく完全
に放電させることができ、高速で、しかも安定した正確
な動作が行えるシフトレジスタ回路を提供できる。
第５図は本発明の更に他の例を示すものであって、基
本的な回路構成は上述した例とほぼ同様であるので同一
符号を付して説明を省略するが、異なる点は、各シフト
レジスタ部における電荷放電用トランジスタN4のゲート
に夫々別の制御回路部10による出力信号を接続している
ことである。ここで、図示はしていないが、制御信号YR
CKLを制御回路部10に入力し、そのYRCKLを適切な制御信
号（この例では例えば第１図の例における各シフトレジ
スタ部の各出力信号のタイミング）にして夫々送り出し
てもよいし、また、全く独立した専用の制御回路部10と
して設けてもよい。
本的な回路構成は上述した例とほぼ同様であるので同一
符号を付して説明を省略するが、異なる点は、各シフト
レジスタ部における電荷放電用トランジスタN4のゲート
に夫々別の制御回路部10による出力信号を接続している
ことである。ここで、図示はしていないが、制御信号YR
CKLを制御回路部10に入力し、そのYRCKLを適切な制御信
号（この例では例えば第１図の例における各シフトレジ
スタ部の各出力信号のタイミング）にして夫々送り出し
てもよいし、また、全く独立した専用の制御回路部10と
して設けてもよい。
従って、この例においても上述した各例と同様の利点
を有していると共に、この例の場合、別に用意された制
御回路部10によって夫々シフトレジスタ回路の動作と独
立に夫々の電荷放電用トランジスタN4をコントロールで
きる。即ち、各ノードV1、V2、V3………の電荷を放電さ
せるタイミングを適宜設定でき、本発明にとって非常に
好都合となる。
を有していると共に、この例の場合、別に用意された制
御回路部10によって夫々シフトレジスタ回路の動作と独
立に夫々の電荷放電用トランジスタN4をコントロールで
きる。即ち、各ノードV1、V2、V3………の電荷を放電さ
せるタイミングを適宜設定でき、本発明にとって非常に
好都合となる。
以上、本発明を例示したが、上述の例は本発明の技術
的思想に基いて更に変形可能である。
的思想に基いて更に変形可能である。
例えば、上述の各MOSトランジスタの極性又は導電型
を逆にしてもよく、また、上述の電荷放電用の電荷コン
トロール素子として用いたＮチャネルMOSトランジスタ
に代えて例えばバイポーラトランジスタ等適宜のものを
用いることができる。
を逆にしてもよく、また、上述の電荷放電用の電荷コン
トロール素子として用いたＮチャネルMOSトランジスタ
に代えて例えばバイポーラトランジスタ等適宜のものを
用いることができる。
また、上述の例では電荷放電用の電荷コントロール素
子としての働きを用いたが、その他、電荷供給用の電荷
コントロール素子として用いてもよく、その場合には上
述した例と逆の動作が考えられる。また、上述した第５
図の例において制御信号YRCKLをトランジスタN4に直接
入力することによってトランジスタN4を制御することも
可能である。また、他の回路構成要素は上述のものに限
ることなく、種々変更できるし、回路構成も従来の２相
クロック方式のものに本発明を適用してもよい。
子としての働きを用いたが、その他、電荷供給用の電荷
コントロール素子として用いてもよく、その場合には上
述した例と逆の動作が考えられる。また、上述した第５
図の例において制御信号YRCKLをトランジスタN4に直接
入力することによってトランジスタN4を制御することも
可能である。また、他の回路構成要素は上述のものに限
ることなく、種々変更できるし、回路構成も従来の２相
クロック方式のものに本発明を適用してもよい。
なお、上述の例ではフィールド・メモリに本発明を適
用したが、その他にも例えばラインメモリ等のシリアル
メモリやCPUの内部にあるプログラムカウンタスタック
ポインタ等に用いても勿論よく、その適用範囲は非常に
広い。
用したが、その他にも例えばラインメモリ等のシリアル
メモリやCPUの内部にあるプログラムカウンタスタック
ポインタ等に用いても勿論よく、その適用範囲は非常に
広い。
ヘ．発明の作用効果 以上説明したように、本発明のシフトレジスタ回路に
よれば、直列接続される個々のレジスタ部が前段からの
信号を入力するための第１の転送用ゲートと、該第１の
転送用ゲートからの信号を保持するための第１の回路
と、該第１の回路の出力を転送するための第２の転送用
ゲートと、該第２の転送用ゲートからの信号を次段に出
力するための第２の回路と、該第１の回路の入力端にお
ける電荷放電又は電荷供給を制御するための電荷制御回
路とを備え、該第１の転送用ゲートと該第２の転送用ゲ
ートとが互いに相補的に動作し、該電荷制御回路は次段
の出力信号により制御されるように構成したので、電荷
転送経路における電荷を所定のタイミングで所定の状態
に設定でき、したがって、高速でしかも安定した正確な
動作が行える。
よれば、直列接続される個々のレジスタ部が前段からの
信号を入力するための第１の転送用ゲートと、該第１の
転送用ゲートからの信号を保持するための第１の回路
と、該第１の回路の出力を転送するための第２の転送用
ゲートと、該第２の転送用ゲートからの信号を次段に出
力するための第２の回路と、該第１の回路の入力端にお
ける電荷放電又は電荷供給を制御するための電荷制御回
路とを備え、該第１の転送用ゲートと該第２の転送用ゲ
ートとが互いに相補的に動作し、該電荷制御回路は次段
の出力信号により制御されるように構成したので、電荷
転送経路における電荷を所定のタイミングで所定の状態
に設定でき、したがって、高速でしかも安定した正確な
動作が行える。
第１図〜第５図は本発明の実施例を示すものであって、 第１図は本発明の実施例によるシフトレジスタ回路を示
す等価回路図、 第２図は第１図の例によるシフトレジスタ回路のタイミ
ングチャート、 第３図は第１図の例によるシフトレジスタ回路の実際の
タイミングチャート、 第４図は本発明の他の例によるシフトレジスタ回路を示
す等価回路図、 第５図は本発明の更に他の例によるシフトレジスタ回路
を示す等価回路図 である。 第６図及び第７図は従来例を示すものであって、 第６図は従来のシフトレジスタ回路を示す等価回路図、 第７図は第６図の例によるシフトレジスタ回路のタイミ
ングチャート である。 なお、図面に示す符号において、 FF1、FF2、FF3……FF512、FFn-1、FFn、FFn+1……シフ
トレジスタ部 P1、P2、P3……ＰチャネルMOSトランジスタ N1、N2、N3、N4、N5、N6、N7……ＮチャネルMOSトラン
ジスタ APR1、APR2、APR3……APR512、APn-1、APn、APn+1……
シフトレジスタ部の出力 YRCKL、CLK……クロックパルス VDD……電源側 VSS……接地側 である。
す等価回路図、 第２図は第１図の例によるシフトレジスタ回路のタイミ
ングチャート、 第３図は第１図の例によるシフトレジスタ回路の実際の
タイミングチャート、 第４図は本発明の他の例によるシフトレジスタ回路を示
す等価回路図、 第５図は本発明の更に他の例によるシフトレジスタ回路
を示す等価回路図 である。 第６図及び第７図は従来例を示すものであって、 第６図は従来のシフトレジスタ回路を示す等価回路図、 第７図は第６図の例によるシフトレジスタ回路のタイミ
ングチャート である。 なお、図面に示す符号において、 FF1、FF2、FF3……FF512、FFn-1、FFn、FFn+1……シフ
トレジスタ部 P1、P2、P3……ＰチャネルMOSトランジスタ N1、N2、N3、N4、N5、N6、N7……ＮチャネルMOSトラン
ジスタ APR1、APR2、APR3……APR512、APn-1、APn、APn+1……
シフトレジスタ部の出力 YRCKL、CLK……クロックパルス VDD……電源側 VSS……接地側 である。
Claims (4)
- 【請求項１】直列に接続された複数個のレジスタ部を有
するシフトレジスタ回路であって、 上記レジスタ部は、前段からの信号を入力するための第
１の転送用ゲートと、上記第１の転送用ゲートからの信
号を保持するための第１の回路と、上記第１の回路の出
力を転送するための第２の転送用ゲートと、上記第２の
転送用ゲートからの信号を次段に出力するための第２の
回路と、上記第１の回路の入力端における電荷放電又は
電荷供給を制御するための電荷制御回路とを備え、 上記第１の転送用ゲートと上記第２の転送用ゲートは互
いに相補的に動作し、上記電荷制御回路は次段の出力信
号により制御されるシフトレジスタ回路。 - 【請求項２】上記第１の転送用ゲート、上記第２の転送
用ゲート及び上記電荷制御回路はMOSトランジスタで構
成され、上記第１の回路及び上記第２の回路はインバー
タで構成される請求項１に記載のシフトレジスタ回路。 - 【請求項３】上記電荷制御回路は上記第１の転送用ゲー
トと並列に接続されている請求項１又は２に記載のシフ
トレジスタ回路。 - 【請求項４】上記電荷制御回路は上記第１の回路の入力
端と電源又は接地との間に接続されている請求項１又は
２に記載のシフトレジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030523A JP2873385B2 (ja) | 1990-02-09 | 1990-02-09 | シフトレジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030523A JP2873385B2 (ja) | 1990-02-09 | 1990-02-09 | シフトレジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03235296A JPH03235296A (ja) | 1991-10-21 |
| JP2873385B2 true JP2873385B2 (ja) | 1999-03-24 |
Family
ID=12306172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2030523A Expired - Fee Related JP2873385B2 (ja) | 1990-02-09 | 1990-02-09 | シフトレジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2873385B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020190974A (ja) * | 2019-05-23 | 2020-11-26 | 学校法人慶應義塾 | 無線タグ、無線タグシステム、及び半導体装置 |
-
1990
- 1990-02-09 JP JP2030523A patent/JP2873385B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03235296A (ja) | 1991-10-21 |
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