JPH028399B2 - - Google Patents
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- JPH028399B2 JPH028399B2 JP56052661A JP5266181A JPH028399B2 JP H028399 B2 JPH028399 B2 JP H028399B2 JP 56052661 A JP56052661 A JP 56052661A JP 5266181 A JP5266181 A JP 5266181A JP H028399 B2 JPH028399 B2 JP H028399B2
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- Microelectronics & Electronic Packaging (AREA)
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- Databases & Information Systems (AREA)
- Static Random-Access Memory (AREA)
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Description
【発明の詳細な説明】
本発明はMOS型半導体メモリにおける書き込
み回路に関する。
み回路に関する。
「連続アクセスモードを有するメモリ回路」が
特願昭55−100850号出願により提案された。これ
によれば、該メモリ回路は、従来の（Row
Address Strobe：行アドレスストローブ）クロ
ツク及び（Column Address Strobe：列ア
ドレスストローブ）クロツクにより２相クロツク
マルチアドレス方式のMOS型ランダムアクセス
メモリ（以下RAMと称す）に複数個の入出力
（Ｉ／Ｏ）バス対と、これを列方向に連続して高
速でアクセスしうるシフトレジスタ付きのデコー
ド回路を備えたRAMで、通常のRAS／CASサイ
クル時、最初、任意のアドレス情報が取り入れら
れ、メモリセルがアクセスされると、同時に列ア
ドレス情報をシフトレジスタに取り込む。その
後、を“０”レベルに維持し、クロツ
クのみの“連続アクセスモード”に移行すると、
これに同期して発生するシフトクロツクにより、
該連続アクセスサイクルに移行する直前の
RAS／CASサイクルで取り込まれた列アドレス
情報に基づき、列方向に連続したアドレスをもつ
メモリセルがクロツクの入る都度、１ビツ
トずつアクセスされるため、従来の列アドレスバ
ツフアにより取り込まれ、得られる列アドレス情
報を必要とせず、アクセスでき、その所要動作時
間を完全に省略できる。
特願昭55−100850号出願により提案された。これ
によれば、該メモリ回路は、従来の（Row
Address Strobe：行アドレスストローブ）クロ
ツク及び（Column Address Strobe：列ア
ドレスストローブ）クロツクにより２相クロツク
マルチアドレス方式のMOS型ランダムアクセス
メモリ（以下RAMと称す）に複数個の入出力
（Ｉ／Ｏ）バス対と、これを列方向に連続して高
速でアクセスしうるシフトレジスタ付きのデコー
ド回路を備えたRAMで、通常のRAS／CASサイ
クル時、最初、任意のアドレス情報が取り入れら
れ、メモリセルがアクセスされると、同時に列ア
ドレス情報をシフトレジスタに取り込む。その
後、を“０”レベルに維持し、クロツ
クのみの“連続アクセスモード”に移行すると、
これに同期して発生するシフトクロツクにより、
該連続アクセスサイクルに移行する直前の
RAS／CASサイクルで取り込まれた列アドレス
情報に基づき、列方向に連続したアドレスをもつ
メモリセルがクロツクの入る都度、１ビツ
トずつアクセスされるため、従来の列アドレスバ
ツフアにより取り込まれ、得られる列アドレス情
報を必要とせず、アクセスでき、その所要動作時
間を完全に省略できる。
該モードでのアクセス時間は、上記の列アドレ
ス情報を不要とすることに加え、既に、複数個の
Ｉ／Ｏバス対にメモリセル情報が増幅された状態
となつて伝達されているため、クロツクの
立ち下がりのエツジによりただちに発生する内部
クロツクにより、Ｉ／Ｏバス対が選択され、これ
を受けて引き続き発生するクロツクにより、Ｉ／
Ｏバス対に付随するデータバツフアアンプを活性
化するのみで、出力端子にセル情報を伝達でき
る。従つて従来のページモードにない、高速アク
セスが可能であるという著しい効果を発揮でき
る。以上のごとく、この連続アクセスモードでの
アクセス時間は極めて速く、30NS以下となり、
CASのリセツト時間を含めたサイクル時間も
70NS以下と、極めて短かく、高速サイクル動作
可能なメモリ回路が実現できることになる。しか
しながら、連続アクセスモードでの、書き込みサ
イクルでは、CASの活性化期間内で入力情報の
データ入力バツフアへの取り込み、そして、デー
タ２進符号の生成、さらにメモリセルへのデータ
転送等の動作を完了せねばならず、30NS以下と
いう極めて短かい時間内でのこれらの諸動作の完
遂は到底不可能となり、約20NS程度の活性
化時間の増加を余儀なくされる。この事は、読み
出し／書き込みのサイクル時間に隔差を生じさ
せ、該RAMをシステムへ導入した際の、外部駆
動クロツク発生制御の困難さや、性能低下という
弊害を生じかねない。
ス情報を不要とすることに加え、既に、複数個の
Ｉ／Ｏバス対にメモリセル情報が増幅された状態
となつて伝達されているため、クロツクの
立ち下がりのエツジによりただちに発生する内部
クロツクにより、Ｉ／Ｏバス対が選択され、これ
を受けて引き続き発生するクロツクにより、Ｉ／
Ｏバス対に付随するデータバツフアアンプを活性
化するのみで、出力端子にセル情報を伝達でき
る。従つて従来のページモードにない、高速アク
セスが可能であるという著しい効果を発揮でき
る。以上のごとく、この連続アクセスモードでの
アクセス時間は極めて速く、30NS以下となり、
CASのリセツト時間を含めたサイクル時間も
70NS以下と、極めて短かく、高速サイクル動作
可能なメモリ回路が実現できることになる。しか
しながら、連続アクセスモードでの、書き込みサ
イクルでは、CASの活性化期間内で入力情報の
データ入力バツフアへの取り込み、そして、デー
タ２進符号の生成、さらにメモリセルへのデータ
転送等の動作を完了せねばならず、30NS以下と
いう極めて短かい時間内でのこれらの諸動作の完
遂は到底不可能となり、約20NS程度の活性
化時間の増加を余儀なくされる。この事は、読み
出し／書き込みのサイクル時間に隔差を生じさ
せ、該RAMをシステムへ導入した際の、外部駆
動クロツク発生制御の困難さや、性能低下という
弊害を生じかねない。
本発明はこのような欠点を補うべく、複数個の
Ｉ／Ｏバス対に書き込みサイクル時に取り入れら
れた入力情報を一時的に保存するレジスタを複数
個設置し、書き込みサイクルの都度、遂次、レジ
スタに蓄えるのみで、読み出し時と同一の
の活性化時間内で、書き込みを行ない、連続アク
セスサイクルの最後のサイクルでの活性化
時間を（20NSだけ）余計に採り、メモリセルへ
の書き込みレベルを充分確保することを特徴とす
る高速書き込み回路を提供することにある。
Ｉ／Ｏバス対に書き込みサイクル時に取り入れら
れた入力情報を一時的に保存するレジスタを複数
個設置し、書き込みサイクルの都度、遂次、レジ
スタに蓄えるのみで、読み出し時と同一の
の活性化時間内で、書き込みを行ない、連続アク
セスサイクルの最後のサイクルでの活性化
時間を（20NSだけ）余計に採り、メモリセルへ
の書き込みレベルを充分確保することを特徴とす
る高速書き込み回路を提供することにある。
以下、図面を用いて説明する。
第１図は従来の一般的なＩ／Ｏバス対を備え
る。RAMにおける書き込みサイクル時の入力デ
ータの流れを示すものである。書き込みサイクル
時の入力情報は外部書き込み制御信号（以下、
WEクロツクと称す）の活性化により発生する複
数個の内部書き込み制御信号によりまずデータ入
力バツフア１に取り込まれる。その後、さらに増
幅され、データ２進符号に変換され、書き込み制
御信号WEにより制御を受けるトランスフアゲー
トトランジスタQA1，QB1を介し、Ｉ／Ｏバス対
（Ｉ／Ｏ，）に伝達される。Ｉ／Ｏバス対
に伝達された入力情報は書き込み時既に活性化さ
れたデイジツト線選択信号YEにより、選択され、
ON状態となつたＩ／Ｏバス対とデイジツト線
DL，とを互いに結合する一対のトランスフア
ゲートトランジスタQA２，QB２を介して、デ
イジツト線DLに伝達され、さらに選択ワード
線WLにより制御されるトランスフアゲートトラ
ンジスタQA３を介してメモリセルMCへ伝達さ
れる。この入力情報のメモリセルへの書き込みに
至るまでに要する時間は通常MOS論理“１”レ
ベル書き込みの場合、しかも論理“０”レベルの
メモリセル情報読み出しの後、論理“１”レベル
を書き込む場合が最悪ケースと考えられ、メモリ
セルへの書き込み電位が“０”レベルから、回路
の動作余裕を保証しうるに充分な論理“１”レベ
ルへ上昇するのに必要な時間と考えると、20NS
〜30NSの時間を費やすこととなり、連続アクセ
スモード可能なRAMにこれを導入した場合、連
続アクセスモードでの書き込みサイクル時間は、
読み出しサイクル時間のそれに比し、少くなくと
も20NSの書き込みレベル保証時間を余分に要す
ることとなり、読み出し／書き込みサイクル時間
に隔差が生じ、該RAMをメモリシステム等に導
入した場合の性能低下という弊害を引き起すこと
になる。
る。RAMにおける書き込みサイクル時の入力デ
ータの流れを示すものである。書き込みサイクル
時の入力情報は外部書き込み制御信号（以下、
WEクロツクと称す）の活性化により発生する複
数個の内部書き込み制御信号によりまずデータ入
力バツフア１に取り込まれる。その後、さらに増
幅され、データ２進符号に変換され、書き込み制
御信号WEにより制御を受けるトランスフアゲー
トトランジスタQA1，QB1を介し、Ｉ／Ｏバス対
（Ｉ／Ｏ，）に伝達される。Ｉ／Ｏバス対
に伝達された入力情報は書き込み時既に活性化さ
れたデイジツト線選択信号YEにより、選択され、
ON状態となつたＩ／Ｏバス対とデイジツト線
DL，とを互いに結合する一対のトランスフア
ゲートトランジスタQA２，QB２を介して、デ
イジツト線DLに伝達され、さらに選択ワード
線WLにより制御されるトランスフアゲートトラ
ンジスタQA３を介してメモリセルMCへ伝達さ
れる。この入力情報のメモリセルへの書き込みに
至るまでに要する時間は通常MOS論理“１”レ
ベル書き込みの場合、しかも論理“０”レベルの
メモリセル情報読み出しの後、論理“１”レベル
を書き込む場合が最悪ケースと考えられ、メモリ
セルへの書き込み電位が“０”レベルから、回路
の動作余裕を保証しうるに充分な論理“１”レベ
ルへ上昇するのに必要な時間と考えると、20NS
〜30NSの時間を費やすこととなり、連続アクセ
スモード可能なRAMにこれを導入した場合、連
続アクセスモードでの書き込みサイクル時間は、
読み出しサイクル時間のそれに比し、少くなくと
も20NSの書き込みレベル保証時間を余分に要す
ることとなり、読み出し／書き込みサイクル時間
に隔差が生じ、該RAMをメモリシステム等に導
入した場合の性能低下という弊害を引き起すこと
になる。
ここで第２図に示すタイミング波形を用いて
「連続アクセスモード」を簡単に説明する。
RAS／CASサイクル時、クロツクの論理
“１”レベルから論理“０”レベルへの遷移によ
り行アドレス情報が取りこまれ、メモリセルがア
クセスされ、その後、クロツクが論理“１”
レベルから“０”レベルへ遷移し、列アドレス情
報を取り込む。その後、センスアンプで増幅され
たメモリセル情報がＩ／Ｏバス対に伝達され、引
き続き発生する複数個の内部活性化クロツクによ
りデータ出力端子へと伝達される。Ｉ／Ｏバスを
選択する列アドレス情報は、センスアンプ増幅さ
れたメモリセル情報をＩ／Ｏバス対に結合するト
ランスフアゲートトランジスタを制御する信号と
同期して発生する保持用クロツクによりシフトレ
ジスタに取りこまれる。シフトレジスタは保持用
クロツク１本でアドレス情報のラツチと共にリセ
ツト機能を有し、RAS／CASサイクルが続く限
り、保持、更新が行なわれる。その後を活
性化状態に維持したまま、クロツクのみの
連続アクセスモードに移行すると、従来のページ
モードのように、クロツクの入る度に、列
アドレス情報の供給を必要とせず、クロツ
クに同期して発生する内部クロツクにより、該モ
ードに移行する直前のRAS／CASサイクルで取
り込んだ列アドレス情報をもとに、１ビツト毎に
シフトレジスタがデコード情報の転送を開始し、
デコーダが連続的に選択されることになり、列ア
ドレスバツフアによる列アドレス情報のラツチ動
作、その後、増幅され、生成されるアドレス２進
符号によるデコーダの動作に要する時間を省略で
きる。さらに該モードでは、複数個のＩ／Ｏバス
対には該モードに移行する直前のRAS／CASサ
イクルでアクセスされたメモリセル情報が既に増
幅され、伝達されているので、の立ち下り
のエツヂに同期して、ただちに発生する活性化ク
ロツクで選択Ｉ／Ｏバス駆動信号を生成し、これ
を選択し、データＩ／Ｏバス対に結合し、これに
付随する出力バツフアを駆動するのみでセル情報
を出力端子に伝達できる。従つて、従来のページ
モードでのアクセス時間の1/2〜1/3以下の30NS
以下で済むという著しい効果を期待できるばかり
か該モードでののリセツトに要する時間は
データＩ／Ｏバス及びデータバツフアアンプのプ
リチヤージのみでよいためサイクル時間の短縮に
著しい効用を発揮できる。従来の／２
クロツク動作の代表的な16KRAM、さらには
64KRAM等の代表的な規格値として、図中TC１
で示す／サイクル時間が270NSに対し、
TC２で示す連続アクセスサイクル時間が70NSと
１／４以下に短縮される。
「連続アクセスモード」を簡単に説明する。
RAS／CASサイクル時、クロツクの論理
“１”レベルから論理“０”レベルへの遷移によ
り行アドレス情報が取りこまれ、メモリセルがア
クセスされ、その後、クロツクが論理“１”
レベルから“０”レベルへ遷移し、列アドレス情
報を取り込む。その後、センスアンプで増幅され
たメモリセル情報がＩ／Ｏバス対に伝達され、引
き続き発生する複数個の内部活性化クロツクによ
りデータ出力端子へと伝達される。Ｉ／Ｏバスを
選択する列アドレス情報は、センスアンプ増幅さ
れたメモリセル情報をＩ／Ｏバス対に結合するト
ランスフアゲートトランジスタを制御する信号と
同期して発生する保持用クロツクによりシフトレ
ジスタに取りこまれる。シフトレジスタは保持用
クロツク１本でアドレス情報のラツチと共にリセ
ツト機能を有し、RAS／CASサイクルが続く限
り、保持、更新が行なわれる。その後を活
性化状態に維持したまま、クロツクのみの
連続アクセスモードに移行すると、従来のページ
モードのように、クロツクの入る度に、列
アドレス情報の供給を必要とせず、クロツ
クに同期して発生する内部クロツクにより、該モ
ードに移行する直前のRAS／CASサイクルで取
り込んだ列アドレス情報をもとに、１ビツト毎に
シフトレジスタがデコード情報の転送を開始し、
デコーダが連続的に選択されることになり、列ア
ドレスバツフアによる列アドレス情報のラツチ動
作、その後、増幅され、生成されるアドレス２進
符号によるデコーダの動作に要する時間を省略で
きる。さらに該モードでは、複数個のＩ／Ｏバス
対には該モードに移行する直前のRAS／CASサ
イクルでアクセスされたメモリセル情報が既に増
幅され、伝達されているので、の立ち下り
のエツヂに同期して、ただちに発生する活性化ク
ロツクで選択Ｉ／Ｏバス駆動信号を生成し、これ
を選択し、データＩ／Ｏバス対に結合し、これに
付随する出力バツフアを駆動するのみでセル情報
を出力端子に伝達できる。従つて、従来のページ
モードでのアクセス時間の1/2〜1/3以下の30NS
以下で済むという著しい効果を期待できるばかり
か該モードでののリセツトに要する時間は
データＩ／Ｏバス及びデータバツフアアンプのプ
リチヤージのみでよいためサイクル時間の短縮に
著しい効用を発揮できる。従来の／２
クロツク動作の代表的な16KRAM、さらには
64KRAM等の代表的な規格値として、図中TC１
で示す／サイクル時間が270NSに対し、
TC２で示す連続アクセスサイクル時間が70NSと
１／４以下に短縮される。
以上が連続アクセスモードにおける高速続み出
しサイクルの動作及び特長だが、該モードでの書
き込みは次のようになる。通常の／サ
イクルでの書き込みには、メモリセル情報読み出
し後、データを書き直すリード―モジフアイ−ラ
イト（READ―MODIFY―WRITE）サイクル、
及びメモリセル情報がデータ出力端子に現われる
以前にクロツクにより活性化される内部信号
の制御を受け、出力端子を３―ステート状態に保
つ、アーリイ・ライト（EARLY―WRITE）サ
イクルの２つのモードがあるが、以下の説明は高
速書き込みの場合についてのみ言及するので後者
を用いることにする。すなわち“EARLY―
WRITEサイクル”では、及びクロツク
が“１”レベルから“０”レベルに遷移して、活
性化状態となるとクロツクに同期して、ただ
ちに発生する活性化クロツクにより入力情報がデ
ータ入力バツフアに取り込まれ、増幅され、デー
タ２進符号が生成される。データ入力バツフアに
よる入力情報の増幅を担うクロツクは、データ２
進符号をＩ／Ｏバス対に結合するトランスフアゲ
ートトランジスタの制御信号の駆動を行ない、す
みやかに入力情報のメモリセルへの書き込みを行
なう。しかしながら、この連続アクセスモードで
の読み出し／書き込みの所要時間をそれぞれ考え
てみた場合、読み出しでは、前述の如く、アクセ
ス時間を規定するのは、Ｉ／Ｏバス選択用駆動ク
ロツクと、これを受けて生成するよう設定される
出力バツフア活性化クロツクの２つのクロツクで
ある。これに対し、書き込みサイクルでは、
CASによる活性化後、ただちに発生するクロツ
クでまず書き込む入力情報をデータ入力バツフア
に取り込まなければならず、これを受けて、入力
バツフアに取り込まれた情報を増幅し、データ２
進符号を生成し、同時に選択Ｉ／Ｏバス対へのの
データ転送用駆動信号を作る必要がある。Ｉ／Ｏ
バス対に転送された情報がＩ／Ｏバス対とデイジ
ツト線結合用トランジスタ及びデイジツト線とメ
モリセル結合用トランジスタの２つのトランジス
タを経由してのメモリセルの電位上昇に必要な時
間を考慮した場合、少くとも、20NS程度の所要
時間の増加は必至であることなどから、連続アク
セスモードでの書き込みサイクルの約20NSの増
加分は読み出しサイクル時間に比し、約30％の増
加となり、その損失は極めて大きい。
しサイクルの動作及び特長だが、該モードでの書
き込みは次のようになる。通常の／サ
イクルでの書き込みには、メモリセル情報読み出
し後、データを書き直すリード―モジフアイ−ラ
イト（READ―MODIFY―WRITE）サイクル、
及びメモリセル情報がデータ出力端子に現われる
以前にクロツクにより活性化される内部信号
の制御を受け、出力端子を３―ステート状態に保
つ、アーリイ・ライト（EARLY―WRITE）サ
イクルの２つのモードがあるが、以下の説明は高
速書き込みの場合についてのみ言及するので後者
を用いることにする。すなわち“EARLY―
WRITEサイクル”では、及びクロツク
が“１”レベルから“０”レベルに遷移して、活
性化状態となるとクロツクに同期して、ただ
ちに発生する活性化クロツクにより入力情報がデ
ータ入力バツフアに取り込まれ、増幅され、デー
タ２進符号が生成される。データ入力バツフアに
よる入力情報の増幅を担うクロツクは、データ２
進符号をＩ／Ｏバス対に結合するトランスフアゲ
ートトランジスタの制御信号の駆動を行ない、す
みやかに入力情報のメモリセルへの書き込みを行
なう。しかしながら、この連続アクセスモードで
の読み出し／書き込みの所要時間をそれぞれ考え
てみた場合、読み出しでは、前述の如く、アクセ
ス時間を規定するのは、Ｉ／Ｏバス選択用駆動ク
ロツクと、これを受けて生成するよう設定される
出力バツフア活性化クロツクの２つのクロツクで
ある。これに対し、書き込みサイクルでは、
CASによる活性化後、ただちに発生するクロツ
クでまず書き込む入力情報をデータ入力バツフア
に取り込まなければならず、これを受けて、入力
バツフアに取り込まれた情報を増幅し、データ２
進符号を生成し、同時に選択Ｉ／Ｏバス対へのの
データ転送用駆動信号を作る必要がある。Ｉ／Ｏ
バス対に転送された情報がＩ／Ｏバス対とデイジ
ツト線結合用トランジスタ及びデイジツト線とメ
モリセル結合用トランジスタの２つのトランジス
タを経由してのメモリセルの電位上昇に必要な時
間を考慮した場合、少くとも、20NS程度の所要
時間の増加は必至であることなどから、連続アク
セスモードでの書き込みサイクルの約20NSの増
加分は読み出しサイクル時間に比し、約30％の増
加となり、その損失は極めて大きい。
第３図は前述の欠点を補い、書き込みサイクル
時間と、読み出しサイクル時間とを同一にし、サ
イクル時間を短縮した本発明の構成を示すもので
ある。上述の特願昭55−100850による「連続アク
セスモードを有するRAM」はその実現の一要素
として、複数個のＩ／Ｏバス対を設置することに
より得られるとしているがこの数に制限はなく、
又、この数の大小が上記RAMの実現を損なう一
次要因とはならないことは明白であるため図で
は、８個のＩ／Ｏバス対を用いて説明することと
する。又第４図には動作説明のため、タイミング
波形も併せて示した。第３図は、８組のＩ／Ｏバ
ス対（Ｉ／Oi，ｉ＝０〜７）、該Ｉ／Ｏバス対に
伝達されたメモリセル情報を増幅するデータアン
プDA、前記Ｉ／Ｏバス対とデータ入出力バス
（DI／Ｏ，）とを結合するトランスフアゲ
ートトランジスタ（QRia，QRib，ｉ＝０〜７）、
データ入出力バスに伝達されたメモリセル情報を
受け、データ出力端子にレベル変換された情報を
供給する出力バツフア、データ入力バツフア（図
示せず）からのデータ２進符号を受け、Ｉ／Ｏバ
ス対に結合するトランスフアゲートトランジスタ
（QWia，QWib，ｉ＝０〜７）、及びデータレジ
スタ（DRi，ｉ＝０〜７）を示し、これを用い、
その書き込み時の基本動作を説明する。今、
RAS／CASサイクルでＩ／Ｏバス対Ｉ／O0が選
ばれ、次に続く連続アクセスサイクルで順次Ｉ／
O1，Ｉ／O2と選ばれるサイクルを考える。
RAS／CASサイクル中にクロツクの活性化に
より書き込みモードになると、クロツクに同
期してただちに第１の書き込み制御信号が発生
し、入力情報をデータ入力バツフアに取り込む。
引き続き発生する第２の書き込み制御信号によ
り、増幅されたデータ２進符号（DI，）が生
成され、書き込み専用トランスフアゲートトラン
ジスタを介してＩ／Ｏバス対へ結合される。書き
込み専用トランスフアゲートトランジスタは各
Ｉ／Ｏバス対毎に設けられ、データ入力バツフア
からのデータ２進符号を選択されたＩ／Ｏバス対
へ供給するよう書き込みゲート制御信号WGi（ｉ
＝０〜７）の制御を受ける。選択Ｉ／Ｏバス対へ
のデータ２進符号の転送と同時に、データレジス
タDR０にデータ２進情報が蓄積される。RAS／
CASサイクルでは、クロツクの活性化時刻
に対するクロツクの活性化時刻位置により
“READ―MODIFY―WRITEサイクル”及び
“EARLY―WRITEサイクル”の２つのモードが
あるが（前者は、情報を読み出した後、同じアド
レスのメモリセルにデータを書き込むというモー
ド、後者はメモリセル情報を読み出す前、すなわ
ちメモリセル情報がＩ／Ｏバス対上に伝達される
前に、アクセスされるメモリセルにデータを書き
込むモードがあるが）いずれのモードでもメモリ
セル情報に対し、逆情報を書き込む場合が最悪ケ
ースとなり、書き込みの所要時間を多く費やすと
いう状態となる。
時間と、読み出しサイクル時間とを同一にし、サ
イクル時間を短縮した本発明の構成を示すもので
ある。上述の特願昭55−100850による「連続アク
セスモードを有するRAM」はその実現の一要素
として、複数個のＩ／Ｏバス対を設置することに
より得られるとしているがこの数に制限はなく、
又、この数の大小が上記RAMの実現を損なう一
次要因とはならないことは明白であるため図で
は、８個のＩ／Ｏバス対を用いて説明することと
する。又第４図には動作説明のため、タイミング
波形も併せて示した。第３図は、８組のＩ／Ｏバ
ス対（Ｉ／Oi，ｉ＝０〜７）、該Ｉ／Ｏバス対に
伝達されたメモリセル情報を増幅するデータアン
プDA、前記Ｉ／Ｏバス対とデータ入出力バス
（DI／Ｏ，）とを結合するトランスフアゲ
ートトランジスタ（QRia，QRib，ｉ＝０〜７）、
データ入出力バスに伝達されたメモリセル情報を
受け、データ出力端子にレベル変換された情報を
供給する出力バツフア、データ入力バツフア（図
示せず）からのデータ２進符号を受け、Ｉ／Ｏバ
ス対に結合するトランスフアゲートトランジスタ
（QWia，QWib，ｉ＝０〜７）、及びデータレジ
スタ（DRi，ｉ＝０〜７）を示し、これを用い、
その書き込み時の基本動作を説明する。今、
RAS／CASサイクルでＩ／Ｏバス対Ｉ／O0が選
ばれ、次に続く連続アクセスサイクルで順次Ｉ／
O1，Ｉ／O2と選ばれるサイクルを考える。
RAS／CASサイクル中にクロツクの活性化に
より書き込みモードになると、クロツクに同
期してただちに第１の書き込み制御信号が発生
し、入力情報をデータ入力バツフアに取り込む。
引き続き発生する第２の書き込み制御信号によ
り、増幅されたデータ２進符号（DI，）が生
成され、書き込み専用トランスフアゲートトラン
ジスタを介してＩ／Ｏバス対へ結合される。書き
込み専用トランスフアゲートトランジスタは各
Ｉ／Ｏバス対毎に設けられ、データ入力バツフア
からのデータ２進符号を選択されたＩ／Ｏバス対
へ供給するよう書き込みゲート制御信号WGi（ｉ
＝０〜７）の制御を受ける。選択Ｉ／Ｏバス対へ
のデータ２進符号の転送と同時に、データレジス
タDR０にデータ２進情報が蓄積される。RAS／
CASサイクルでは、クロツクの活性化時刻
に対するクロツクの活性化時刻位置により
“READ―MODIFY―WRITEサイクル”及び
“EARLY―WRITEサイクル”の２つのモードが
あるが（前者は、情報を読み出した後、同じアド
レスのメモリセルにデータを書き込むというモー
ド、後者はメモリセル情報を読み出す前、すなわ
ちメモリセル情報がＩ／Ｏバス対上に伝達される
前に、アクセスされるメモリセルにデータを書き
込むモードがあるが）いずれのモードでもメモリ
セル情報に対し、逆情報を書き込む場合が最悪ケ
ースとなり、書き込みの所要時間を多く費やすと
いう状態となる。
通常のRAS／CASサイクルではの活性化
時間が充分長いので前記第２の書き込み制御信号
に続く、第３の書き込み制御信号が発生し、デー
タレジスタDR０を作動させ、メモリセルの蓄積
電位を十分確保するよう動作するが、連続アクセ
スサイクルに移行した場合、の活性化時間
をリードサイクルに合わせ30NSにするとク
ロツクによる活性化後、発生しうる書き込み制御
信号はせいぜい第２クロツクまでとなる。この極
めて、短かい活性化期間での第２の書き込みクロ
ツクの発生が可能ということは、各Ｉ／Ｏバス対
に付随するデータレジスタの入力データの一時的
保存のできることを示すもので、これにより連続
アクセスサイクルでの読み出し、及び書き込みサ
イクルを同一にできるという著しい効果を期待で
きる。連続アクセスサイクルに移行し、遂次１ビ
ツトずつデコーダのシフトが行なわれ、その都
度、データ２進情報が各データレジスタに蓄積さ
れ、８ビツト以内でこれを完了すると、連続アク
セスサイクルが終了する最後の書き込みサイクル
で、前サイクルよりも20NS程度、の活性化
時間を長くするだけで、クロツクに同期し
て、発生する第３の書き込み制御クロツクにより
各データレジスタに蓄えられた入力情報を一括し
て、同時に各Ｉ／Ｏバス対に伝達させ、メモリセ
ルの書き込み電位を確保することが可能となる。
さらに各データレジスタはデコーダによるデコー
ド選択情報を受け、作動し、選択的蓄積が行なわ
れるため、連続アクセスサイクルでの読み出し／
書き込み混在モードも可能であるという他の付加
的効用も発生する。
時間が充分長いので前記第２の書き込み制御信号
に続く、第３の書き込み制御信号が発生し、デー
タレジスタDR０を作動させ、メモリセルの蓄積
電位を十分確保するよう動作するが、連続アクセ
スサイクルに移行した場合、の活性化時間
をリードサイクルに合わせ30NSにするとク
ロツクによる活性化後、発生しうる書き込み制御
信号はせいぜい第２クロツクまでとなる。この極
めて、短かい活性化期間での第２の書き込みクロ
ツクの発生が可能ということは、各Ｉ／Ｏバス対
に付随するデータレジスタの入力データの一時的
保存のできることを示すもので、これにより連続
アクセスサイクルでの読み出し、及び書き込みサ
イクルを同一にできるという著しい効果を期待で
きる。連続アクセスサイクルに移行し、遂次１ビ
ツトずつデコーダのシフトが行なわれ、その都
度、データ２進情報が各データレジスタに蓄積さ
れ、８ビツト以内でこれを完了すると、連続アク
セスサイクルが終了する最後の書き込みサイクル
で、前サイクルよりも20NS程度、の活性化
時間を長くするだけで、クロツクに同期し
て、発生する第３の書き込み制御クロツクにより
各データレジスタに蓄えられた入力情報を一括し
て、同時に各Ｉ／Ｏバス対に伝達させ、メモリセ
ルの書き込み電位を確保することが可能となる。
さらに各データレジスタはデコーダによるデコー
ド選択情報を受け、作動し、選択的蓄積が行なわ
れるため、連続アクセスサイクルでの読み出し／
書き込み混在モードも可能であるという他の付加
的効用も発生する。
第５図は本発明の基本構成に基づき、第３図に
示す、データレジスタの一具体例を示したもの
で、これを用い、詳細に説明する。今、連続アク
セスモードに移行し、書き込みサイクルとなり、
デコーダDEC０が選択されているものとする。
又高速書き込みについて限定するため、
“EARLY―WRITEモード”で考える。
示す、データレジスタの一具体例を示したもの
で、これを用い、詳細に説明する。今、連続アク
セスモードに移行し、書き込みサイクルとなり、
デコーダDEC０が選択されているものとする。
又高速書き込みについて限定するため、
“EARLY―WRITEモード”で考える。
クロツクが入ると、ただちにシフトレジ
スタSRi（ｉ＝０〜７）へのデコード情報保持用
信号を兼ねるＩ／Ｏバス付選択駆動信号により、
RG０が上昇し、Ｉ／Ｏバス対Ｉ／O0，0
が選択され、該Ｉ／Ｏバス対とデータ出力バス対
（DO，）とが結合する。この時、該データ出
力バス対が入る出力バツフアはクロツクによ
り生成する複数個の書き込み制御信号の制御を受
け、その活性化動作を禁止するよう設定され、出
力端子をTri―State状態に維持する。クロツ
クがクロツクとほぼ同時に入るいわゆる
“EARLY―WRITEモード”では、これを受けて
ただちに第１の書き込み制御信号が発生し、入力
情報をデータ入力バツフア（図示せず）に取り込
み、引き続き発生する第２の書き込み制御信号に
より、取り込んだ入力情報を増幅し、データ２進
符号（DI，）を生成する。データ入力バツフ
アは、又他のデータ２進符号（DI′，′）も同時
に生成するよう設定される。
スタSRi（ｉ＝０〜７）へのデコード情報保持用
信号を兼ねるＩ／Ｏバス付選択駆動信号により、
RG０が上昇し、Ｉ／Ｏバス対Ｉ／O0，0
が選択され、該Ｉ／Ｏバス対とデータ出力バス対
（DO，）とが結合する。この時、該データ出
力バス対が入る出力バツフアはクロツクによ
り生成する複数個の書き込み制御信号の制御を受
け、その活性化動作を禁止するよう設定され、出
力端子をTri―State状態に維持する。クロツ
クがクロツクとほぼ同時に入るいわゆる
“EARLY―WRITEモード”では、これを受けて
ただちに第１の書き込み制御信号が発生し、入力
情報をデータ入力バツフア（図示せず）に取り込
み、引き続き発生する第２の書き込み制御信号に
より、取り込んだ入力情報を増幅し、データ２進
符号（DI，）を生成する。データ入力バツフ
アは、又他のデータ２進符号（DI′，′）も同時
に生成するよう設定される。
生成される２組のデータ２進符号はデータ入力
バツフアが非活性化状態の時、それぞれ、電源レ
ベル、接地レベルとなるよう設定される。２組の
入力データ２進符号の生成と同時に選択デコーダ
DEC０の出力節点NOR０の状態を受け、第２の
書き込み制御信号に駆動され、WG０が上昇を開
始する。この時、DI，のいずれかは電源レベ
ルとなつているため選択Ｉ／Ｏバス対への情報伝
達能力を高めるためWG０は電源レベル以上とな
るよう設定される。今、メモリセル情報が“０”
レベル、書き込み情報が“１”レベルとすると、
選択Ｉ／Ｏバス対はＩ／O0が“０”レベル、
Ｉ／O0が“１”レベルとなりDIが“１”レベル、
DIが“０”レベルとなつており、WG０の上昇を
受けて選択Ｉ／Ｏバス対のレベルはそれぞれ、
Ｉ／O0が“１”レベル、0が“０”レベル
へ遷移しようとする変化が起こる。この変化に要
する時間はデータ入力バツフアの出力段を構成す
るトランジスタ（図示せず）及び一対の書き込み
制御トランスフアゲートトランジスタQW0a，
QW0bのトランジスタとが選択Ｉ／Ｏバス対Ｉ／
O0に付随する浮遊容量をいかにすみやかに充放
電できるかによつて決まり、さらにこのＩ／Ｏバ
ス対の電位変化を受けて、Ｉ／Ｏバス対から選択
デイジツト線へ、さらに選択デイジツト線からセ
ルのゲートトランジスタを介してメモリ蓄積節点
への充電を完了する。以上の如く、メモリセルへ
の書き込みには第２の書き込み制御クロツクを受
けて、データ２進符号発生から30NS程度の時間
を必要とすることは必至である。従つて、
の活性化時間の短かい連続アクセスサイクルでの
書き込みではメモリセルへの充電が完了しないう
ちにサイクルが終了してしまい、メモリセルの電
位を確保できなくなる恐れが生ずる。データレジ
スタはこの欠点を補うために導入され、連続アク
セスサイクルで書き込まれた入力情報を一時蓄
え、最後のサイクルでの活性化時間を20NS
だけ余分に取るだけで、回路動作余裕を補償する
に充分なセル電位を確保できるようにしたことに
ある。データレジスタの動作は次のようになる。
バツフアが非活性化状態の時、それぞれ、電源レ
ベル、接地レベルとなるよう設定される。２組の
入力データ２進符号の生成と同時に選択デコーダ
DEC０の出力節点NOR０の状態を受け、第２の
書き込み制御信号に駆動され、WG０が上昇を開
始する。この時、DI，のいずれかは電源レベ
ルとなつているため選択Ｉ／Ｏバス対への情報伝
達能力を高めるためWG０は電源レベル以上とな
るよう設定される。今、メモリセル情報が“０”
レベル、書き込み情報が“１”レベルとすると、
選択Ｉ／Ｏバス対はＩ／O0が“０”レベル、
Ｉ／O0が“１”レベルとなりDIが“１”レベル、
DIが“０”レベルとなつており、WG０の上昇を
受けて選択Ｉ／Ｏバス対のレベルはそれぞれ、
Ｉ／O0が“１”レベル、0が“０”レベル
へ遷移しようとする変化が起こる。この変化に要
する時間はデータ入力バツフアの出力段を構成す
るトランジスタ（図示せず）及び一対の書き込み
制御トランスフアゲートトランジスタQW0a，
QW0bのトランジスタとが選択Ｉ／Ｏバス対Ｉ／
O0に付随する浮遊容量をいかにすみやかに充放
電できるかによつて決まり、さらにこのＩ／Ｏバ
ス対の電位変化を受けて、Ｉ／Ｏバス対から選択
デイジツト線へ、さらに選択デイジツト線からセ
ルのゲートトランジスタを介してメモリ蓄積節点
への充電を完了する。以上の如く、メモリセルへ
の書き込みには第２の書き込み制御クロツクを受
けて、データ２進符号発生から30NS程度の時間
を必要とすることは必至である。従つて、
の活性化時間の短かい連続アクセスサイクルでの
書き込みではメモリセルへの充電が完了しないう
ちにサイクルが終了してしまい、メモリセルの電
位を確保できなくなる恐れが生ずる。データレジ
スタはこの欠点を補うために導入され、連続アク
セスサイクルで書き込まれた入力情報を一時蓄
え、最後のサイクルでの活性化時間を20NS
だけ余分に取るだけで、回路動作余裕を補償する
に充分なセル電位を確保できるようにしたことに
ある。データレジスタの動作は次のようになる。
クロツクが活性化され、クロツクが
引き続き活性化されるRAS／CASサイクルにな
るとまずプリチヤージクロツクφPが内部MOS論
理“１”レベルから“０”レベルに遷移する。
φPの制御をうけるトランジスタＱ１３，Ｑ１４，
Ｑ１８，Ｑ１９により節点５１〜５４は接地電位
にリセツトされ、節点５５はVDD―VTレベルにト
ランジスタＱ１５を介して、充電されている。書
き込みモードになると、クロツクを受けて発
生する第２の書き込み制御クロツクにより入力デ
ータバツフアに取り込まれた入力情報が増幅さ
れ、入力書き込み情報を“１”とすると、DI′は
接地電位を維持する。選択デコーダDEC０は既
に選ばれているので、節点NOR０の状態を受け、
トランジスタＱ１を介して、トランジスタＱ３は
ONし、DI′の電位上昇に追随し、すみやかに電
位上昇が行なわれ、トランジスタＱ３のゲート・
ソース間の寄生容量によるブートストラツプ効果
により節点５１はDI′と同じく電源レベルまで上
昇し得る。この時、′は接地電位にあるため、
節点５２はON状態となつたトランジスタＱ４に
より“０”レベルに維持される。さらに節点５
１，５２の状態を受けてトランジスタＱ５は
ON、トランジスタＱ６はOFFし、情報蓄積節点
５３及び５４をそれぞれ（電源―閾値電圧）の論
理“１”レベル及び接地電位の論理“０”レベル
に駆動する。この時節点５４はプリチヤージクロ
ツクφPによる接地電位へのリセツト後、トラン
ジスタＱ６もOFFするため、いわゆる“０”浮
遊電位となり、外音雑音等の影響を受けやすい状
態となるため、トランジスタＱ７及びＱ８から成
るFlip―Flopが導入され、節点５３の“１”レベ
ルを受けて、トランジスタＱ８をONさせ、節点
５４を確実に接地電位に維持する工夫が施され
る。RAS／CASサイクルでは充分長いの活
性化時間がえられるのでクロツクによる第３
の書き込み制御信号φW３が発生が可能となり、
該クロツクの上昇及び、コンデンサCB１，CB２
により、節点５３、及び５４の電位をブーストす
る。この時、節点５３は“１”レベルとなつてい
るためさらに電位上昇が行なわれ、ブースト前の
電位は、RAS／CASサイクルでは少くともVDD―
VTレベルになつていることから適切な値に設定
されたコンデンサCB１により電源レベル以上に
上昇する。又、節点５４は接地電位となつている
が、コンデンサCB２を介してクロツクφW3によ
る節点５４の浮遊容量の充電が行なわれ、わずか
に電位の上昇がみられるが、ONしているトラン
ジスタＱ８の存在により、すみやかに充電電荷を
放電させる。節点５３は電源レベル以上にブース
トされ、トランジスタＱ２０をONさせ、入力情
報“１”をメモリセルに書き込むため選択Ｉ／Ｏ
バス対の内片側のＩ／Ｏ線Ｉ／O0のみを、この
データレジスタに蓄えられた情報に基づき、クロ
ツクφW3によりその電位上昇を加速するという
従来にない暫新な機能を提供することになる。
引き続き活性化されるRAS／CASサイクルにな
るとまずプリチヤージクロツクφPが内部MOS論
理“１”レベルから“０”レベルに遷移する。
φPの制御をうけるトランジスタＱ１３，Ｑ１４，
Ｑ１８，Ｑ１９により節点５１〜５４は接地電位
にリセツトされ、節点５５はVDD―VTレベルにト
ランジスタＱ１５を介して、充電されている。書
き込みモードになると、クロツクを受けて発
生する第２の書き込み制御クロツクにより入力デ
ータバツフアに取り込まれた入力情報が増幅さ
れ、入力書き込み情報を“１”とすると、DI′は
接地電位を維持する。選択デコーダDEC０は既
に選ばれているので、節点NOR０の状態を受け、
トランジスタＱ１を介して、トランジスタＱ３は
ONし、DI′の電位上昇に追随し、すみやかに電
位上昇が行なわれ、トランジスタＱ３のゲート・
ソース間の寄生容量によるブートストラツプ効果
により節点５１はDI′と同じく電源レベルまで上
昇し得る。この時、′は接地電位にあるため、
節点５２はON状態となつたトランジスタＱ４に
より“０”レベルに維持される。さらに節点５
１，５２の状態を受けてトランジスタＱ５は
ON、トランジスタＱ６はOFFし、情報蓄積節点
５３及び５４をそれぞれ（電源―閾値電圧）の論
理“１”レベル及び接地電位の論理“０”レベル
に駆動する。この時節点５４はプリチヤージクロ
ツクφPによる接地電位へのリセツト後、トラン
ジスタＱ６もOFFするため、いわゆる“０”浮
遊電位となり、外音雑音等の影響を受けやすい状
態となるため、トランジスタＱ７及びＱ８から成
るFlip―Flopが導入され、節点５３の“１”レベ
ルを受けて、トランジスタＱ８をONさせ、節点
５４を確実に接地電位に維持する工夫が施され
る。RAS／CASサイクルでは充分長いの活
性化時間がえられるのでクロツクによる第３
の書き込み制御信号φW３が発生が可能となり、
該クロツクの上昇及び、コンデンサCB１，CB２
により、節点５３、及び５４の電位をブーストす
る。この時、節点５３は“１”レベルとなつてい
るためさらに電位上昇が行なわれ、ブースト前の
電位は、RAS／CASサイクルでは少くともVDD―
VTレベルになつていることから適切な値に設定
されたコンデンサCB１により電源レベル以上に
上昇する。又、節点５４は接地電位となつている
が、コンデンサCB２を介してクロツクφW3によ
る節点５４の浮遊容量の充電が行なわれ、わずか
に電位の上昇がみられるが、ONしているトラン
ジスタＱ８の存在により、すみやかに充電電荷を
放電させる。節点５３は電源レベル以上にブース
トされ、トランジスタＱ２０をONさせ、入力情
報“１”をメモリセルに書き込むため選択Ｉ／Ｏ
バス対の内片側のＩ／Ｏ線Ｉ／O0のみを、この
データレジスタに蓄えられた情報に基づき、クロ
ツクφW3によりその電位上昇を加速するという
従来にない暫新な機能を提供することになる。
以上の基本動作は、連続アクセスサイクルでも
適用される。いずれのサイクルでもクロツク
の印加による書き込み制御クロツクは発生可能で
あり、違いは、の活性化時間の大小による
第３の書き込み制御クロツクφW3の発生の有無
のみであり、データ蓄積節点５３，５４への入力
情報の一時蓄積は必ず行なわれ、の活性化
時間30NSでは、メモリセルに充分な高レベルは
書き込めないが各サイクルに対応し、選択される
データレジスタへの情報蓄積はすべて可能であ
る。節点５１及び５２の制御を受けるOR結合さ
れたトランジスタＱ１６，Ｑ１７はクロツクφP
の制御を受ける負荷用トランジスタＱ１５とによ
りNOR論理を形成し、NOR出力節点５５は情報
蓄積節点５３，５４を接地電位にリセツトするト
ランジスタＱ１１，Ｑ１２を制御する。これによ
りデータレジスタが選択されて動作する迄、節点
５５は高レベルに保たれ、情報蓄積節点５３，５
４をともに接地電位に保つことにより、クロツク
φW3の発生により蓄積節点５３，５４が電位上
昇するのを抑え、非選択Ｉ／Ｏバス対及び読み出
し時に選択されたＩ／Ｏバス対への誤書き込みを
防ぐような対策が施される。又、このNOR論理
は、書き込み時に選択されたデータレジスタにお
いては節点５１又は５２のいずれかが、データ２
進符号DI′，′により、上昇し、節点５５を接地
電位にリセツトするので、該回路の存在がデータ
レジスタへのデータ保管を損うことにはならな
い。
適用される。いずれのサイクルでもクロツク
の印加による書き込み制御クロツクは発生可能で
あり、違いは、の活性化時間の大小による
第３の書き込み制御クロツクφW3の発生の有無
のみであり、データ蓄積節点５３，５４への入力
情報の一時蓄積は必ず行なわれ、の活性化
時間30NSでは、メモリセルに充分な高レベルは
書き込めないが各サイクルに対応し、選択される
データレジスタへの情報蓄積はすべて可能であ
る。節点５１及び５２の制御を受けるOR結合さ
れたトランジスタＱ１６，Ｑ１７はクロツクφP
の制御を受ける負荷用トランジスタＱ１５とによ
りNOR論理を形成し、NOR出力節点５５は情報
蓄積節点５３，５４を接地電位にリセツトするト
ランジスタＱ１１，Ｑ１２を制御する。これによ
りデータレジスタが選択されて動作する迄、節点
５５は高レベルに保たれ、情報蓄積節点５３，５
４をともに接地電位に保つことにより、クロツク
φW3の発生により蓄積節点５３，５４が電位上
昇するのを抑え、非選択Ｉ／Ｏバス対及び読み出
し時に選択されたＩ／Ｏバス対への誤書き込みを
防ぐような対策が施される。又、このNOR論理
は、書き込み時に選択されたデータレジスタにお
いては節点５１又は５２のいずれかが、データ２
進符号DI′，′により、上昇し、節点５５を接地
電位にリセツトするので、該回路の存在がデータ
レジスタへのデータ保管を損うことにはならな
い。
いずれにしても、の活性化時間の極めて
短かい連続アクセスサイクルでも、入力情報をデ
コード情報に基づきデコードされたデータレジス
タに確実にラツチさせ、連続アクセスサイクルの
最後のサイクルに書き込みレベル保証機能を担う
第３の書き込み制御クロツクの発生に充分な少く
とも20NSを余分にとるだけで各データレジスタ
に蓄えられた入力情報にもとずき、対応するＩ／
Ｏバス対の電位を同時に一括して上昇させること
ができ、連続アクセスサイクルにおける読み出
し／書き込みサイクル時間を同一にできるという
著しい効用を発揮するばかりか、該サイクルにお
いて、読み出し／書き込みの混在も可能であると
いう他の余剰効果も発揮することができる。
短かい連続アクセスサイクルでも、入力情報をデ
コード情報に基づきデコードされたデータレジス
タに確実にラツチさせ、連続アクセスサイクルの
最後のサイクルに書き込みレベル保証機能を担う
第３の書き込み制御クロツクの発生に充分な少く
とも20NSを余分にとるだけで各データレジスタ
に蓄えられた入力情報にもとずき、対応するＩ／
Ｏバス対の電位を同時に一括して上昇させること
ができ、連続アクセスサイクルにおける読み出
し／書き込みサイクル時間を同一にできるという
著しい効用を発揮するばかりか、該サイクルにお
いて、読み出し／書き込みの混在も可能であると
いう他の余剰効果も発揮することができる。
第１図は従来のＩ／Ｏバス対を有するMOS型
半導体RAMのメモリセル読み出し／書き込み動
作を説明する図であり、第２図は特願昭55−
100850の「連続アクセスモードを有するRAM」
において、連続アクセスモードを示すタイミング
波形図である。第３図は本発明の基本構成を示す
図であり、第４図はそのタイミング図、第５図は
本発明の一実施例を示す図である。 WL：選択ワード線、DL，：選択デイジツ
ト線。
半導体RAMのメモリセル読み出し／書き込み動
作を説明する図であり、第２図は特願昭55−
100850の「連続アクセスモードを有するRAM」
において、連続アクセスモードを示すタイミング
波形図である。第３図は本発明の基本構成を示す
図であり、第４図はそのタイミング図、第５図は
本発明の一実施例を示す図である。 WL：選択ワード線、DL，：選択デイジツ
ト線。
Claims (1)
- １ それぞれがビツト線対を介して選択されたメ
モリセルに接続された複数の入出力データバス対
と、一対のデータ入力バス対と、前記入出力デー
タバス対にそれぞれ接続された複数のデータレジ
スタと、前記複数の入出力データバス対と前記デ
ータ入力バス対との間に接続された複数の書き込
みゲートトランジスタ対と、前記複数の書き込み
ゲート対を一対ずつ連続して選択することにより
前記データ入力バス対のデータを対応するデータ
レジスタに順次に保持せしめるデータレジスタ
と、出力データバス対と、該出力データバス対に
接続した出力バツフアと前記出力データバス対と
前記複数の入出力データバス対との間に接続され
た複数の読出しゲートトランジスタ対と、前記読
出しゲートトランジスタ対を読出し時に順次選択
する手段とを備え、前記データレジスタに順次書
込みデータを保持せしめると同時にこの書込みデ
ータを対応する入出力データバス対を介して選択
されたメモリセルに書込むようにしたことを特徴
とするメモリ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56052661A JPS57167186A (en) | 1981-04-08 | 1981-04-08 | Memory circuit |
| EP82301888A EP0062547A3 (en) | 1981-04-08 | 1982-04-08 | Memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56052661A JPS57167186A (en) | 1981-04-08 | 1981-04-08 | Memory circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57167186A JPS57167186A (en) | 1982-10-14 |
| JPH028399B2 true JPH028399B2 (ja) | 1990-02-23 |
Family
ID=12921042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56052661A Granted JPS57167186A (en) | 1981-04-08 | 1981-04-08 | Memory circuit |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0062547A3 (ja) |
| JP (1) | JPS57167186A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58203694A (ja) * | 1982-05-21 | 1983-11-28 | Nec Corp | メモリ回路 |
| JPS5975490A (ja) * | 1982-10-22 | 1984-04-28 | Hitachi Ltd | 半導体記憶装置 |
| JPH069114B2 (ja) * | 1983-06-24 | 1994-02-02 | 株式会社東芝 | 半導体メモリ |
| JPH0793009B2 (ja) * | 1984-12-13 | 1995-10-09 | 株式会社東芝 | 半導体記憶装置 |
| JPH07122990B2 (ja) * | 1987-07-14 | 1995-12-25 | 日本電気株式会社 | 半導体記憶装置 |
| DE69023258T2 (de) * | 1989-03-15 | 1996-05-15 | Matsushita Electronics Corp | Halbleiter-Speichereinrichtung. |
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| US5553032A (en) * | 1990-03-30 | 1996-09-03 | Fujitsu Limited | Dynamic random access memory wherein timing of completion of data reading is advanced |
| US5594681A (en) * | 1990-03-30 | 1997-01-14 | Fujitsu Limited | Dynamic random access memory wherein timing of completion of data reading is advanced |
| JP3881477B2 (ja) | 1999-09-06 | 2007-02-14 | 沖電気工業株式会社 | シリアルアクセスメモリ |
| US6660787B2 (en) | 2001-07-18 | 2003-12-09 | General Electric Company | Transparent, fire-resistant polycarbonate compositions |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52124827A (en) * | 1976-04-13 | 1977-10-20 | Nec Corp | Semiconductor memory unit |
| JPS5410412A (en) * | 1977-06-23 | 1979-01-26 | Kyokuto Kikai Seisakusho:Kk | Low noise multi-stage axial flow blower |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3857046A (en) * | 1970-11-04 | 1974-12-24 | Gen Instrument Corp | Shift register-decoder circuit for addressing permanent storage memory |
| JPS52130536A (en) * | 1976-04-26 | 1977-11-01 | Toshiba Corp | Semiconductor memory unit |
| DE2855118C2 (de) * | 1978-12-20 | 1981-03-26 | IBM Deutschland GmbH, 70569 Stuttgart | Dynamischer FET-Speicher |
| JPS57150190A (en) * | 1981-02-27 | 1982-09-16 | Hitachi Ltd | Monolithic storage device |
-
1981
- 1981-04-08 JP JP56052661A patent/JPS57167186A/ja active Granted
-
1982
- 1982-04-08 EP EP82301888A patent/EP0062547A3/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52124827A (en) * | 1976-04-13 | 1977-10-20 | Nec Corp | Semiconductor memory unit |
| JPS5410412A (en) * | 1977-06-23 | 1979-01-26 | Kyokuto Kikai Seisakusho:Kk | Low noise multi-stage axial flow blower |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57167186A (en) | 1982-10-14 |
| EP0062547A3 (en) | 1985-06-12 |
| EP0062547A2 (en) | 1982-10-13 |
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