JPS5975490A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS5975490A JPS5975490A JP57184584A JP18458482A JPS5975490A JP S5975490 A JPS5975490 A JP S5975490A JP 57184584 A JP57184584 A JP 57184584A JP 18458482 A JP18458482 A JP 18458482A JP S5975490 A JPS5975490 A JP S5975490A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体記憶装置に関し、特に複数ビットの
データかシリアルに読み書きされるモードを有するよう
にされた半導体記憶装置に関する。
データかシリアルに読み書きされるモードを有するよう
にされた半導体記憶装置に関する。
近年、６４にビットダイナミックＲＡＭ（ランダム・ア
クセス・メモリ）のような大容量メモリにおい又は、必
要なビン数を削減するためにアドレスマルチプレクス方
式が採用さねている。このアドレスマルチプレクス方式
を採用した場合、アドレス信号が２回に分けて供給され
るため、アクセス時間がその分長くなる。そこで、これ
を解消し又高速読出し、書込みを可能にする方式上し又
、ニブルモードやバイトモードのような各種の読出し毎
込みモードが提案さねている。
クセス・メモリ）のような大容量メモリにおい又は、必
要なビン数を削減するためにアドレスマルチプレクス方
式が採用さねている。このアドレスマルチプレクス方式
を採用した場合、アドレス信号が２回に分けて供給され
るため、アクセス時間がその分長くなる。そこで、これ
を解消し又高速読出し、書込みを可能にする方式上し又
、ニブルモードやバイトモードのような各種の読出し毎
込みモードが提案さねている。
また、システムにふ「いて複数のＲＡＭを同一のデータ
線に共通に接続し又使う場合に、ある）ＬＡＭからデー
タを読み出すと同時に、他のＲＡＭにデータを書き込む
ことが並行して行なわれることがある。この場合、書き
込み中Ｏｉｔ Ａ Ｍの出力はフローティングにされな
ければｌｆらない。 □そこで、ダイナミックＲ
ＡＭでは、Ｊ（Ａｓ信号が立ち下がってからＯＡＳＡｓ
信号ち下がる前にＷＥ倍信号立ち下げることにょっ℃、
出力をフローティングにさせることができるようにされ
たいわゆるアーリーライトと呼ばれるモードが設け「）
れ℃いる。
線に共通に接続し又使う場合に、ある）ＬＡＭからデー
タを読み出すと同時に、他のＲＡＭにデータを書き込む
ことが並行して行なわれることがある。この場合、書き
込み中Ｏｉｔ Ａ Ｍの出力はフローティングにされな
ければｌｆらない。 □そこで、ダイナミックＲ
ＡＭでは、Ｊ（Ａｓ信号が立ち下がってからＯＡＳＡｓ
信号ち下がる前にＷＥ倍信号立ち下げることにょっ℃、
出力をフローティングにさせることができるようにされ
たいわゆるアーリーライトと呼ばれるモードが設け「）
れ℃いる。
どころか、ニブルモードにおい℃、アーリーライトのと
き、出力をフローティングにさせるため出力バッファの
駆！ｊＩＪ信号を殺してやる信号を、ノーマルモードの
ときと同じ信号発生経路で作っ又やると、ニブルモード
では出カバソファの取＾動イざ号の形成が早いので、出
カバソファ駆動信号の発生ｆｔタイミング良く押え又や
ることかできない。
き、出力をフローティングにさせるため出力バッファの
駆！ｊＩＪ信号を殺してやる信号を、ノーマルモードの
ときと同じ信号発生経路で作っ又やると、ニブルモード
では出カバソファの取＾動イざ号の形成が早いので、出
カバソファ駆動信号の発生ｆｔタイミング良く押え又や
ることかできない。
そのため、出力が７０−ティングにされるのが遅れてし
まうおそれがあった。
まうおそれがあった。
そこて゛、この発明は、ニブルモードのように複斂ビッ
トのデータを連続して品速に抗み出すことかできるモー
ドを備えた半導体記１、帆装置に２いて、アーリーライ
トのとぎ、出力バッファを駆動させる信号の発生を押え
て、確笑に出力をフローティングにできるようにするこ
とを目的とする。
トのデータを連続して品速に抗み出すことかできるモー
ドを備えた半導体記１、帆装置に２いて、アーリーライ
トのとぎ、出力バッファを駆動させる信号の発生を押え
て、確笑に出力をフローティングにできるようにするこ
とを目的とする。
以下図面を用いてこの発明を説明する。
第１図は、 １；ＩＩとして、本発明を２５６にビット
ダイナミック）ｔ、 Ａ Ｍに適用したものを示す。こ
の実施例の回路は、ニブルモードとし又使用できるとと
もに、第１＠ビンをアドレスＡ、の人力として使用する
ことにより通常のランダムアクセス可能な２５６にピン
ト）ＬＡＭとしても使用できるようにされている。なお
、図中鎖向で囲ま第１た部分は半導体果梗回路化される
。
ダイナミック）ｔ、 Ａ Ｍに適用したものを示す。こ
の実施例の回路は、ニブルモードとし又使用できるとと
もに、第１＠ビンをアドレスＡ、の人力として使用する
ことにより通常のランダムアクセス可能な２５６にピン
ト）ＬＡＭとしても使用できるようにされている。なお
、図中鎖向で囲ま第１た部分は半導体果梗回路化される
。
図において、１はメモリセルアレイで、このメモリセル
アレイ１は４個のメモリマツ）ｌａ。
アレイ１は４個のメモリマツ）ｌａ。
ｌｂ、 １ｃ、ｌｄに分割さｆ′１又いる。各メモリ
マツ）ｌａ〜１ｄはそれぞれ６４Ｉ（ビットのメモリセ
ルが５１２×１２８ビツトのマトリックス状に配設され
てなり、かつ各マット１ａ〜１ｄは中央のＸデコーダ２
ａ、２ｂおよびＸデコーダ３ａ。
マツ）ｌａ〜１ｄはそれぞれ６４Ｉ（ビットのメモリセ
ルが５１２×１２８ビツトのマトリックス状に配設され
てなり、かつ各マット１ａ〜１ｄは中央のＸデコーダ２
ａ、２ｂおよびＸデコーダ３ａ。
３ｂを挾んで対称的に配置されている。
４はアドレスバッファ回路で、このアドレスバッファ回
路４には図示しｌｒいマイクロブロセノザ（以下ＣＰＵ
と称する）等かｐ）２回に分けて与えられるＸ系のアド
レス信号へ。−Ａｘ８とＹ系のアドレス信号Ａｙｏ〜〜
８が入力される。アドレスバッファ回路４はアドレス信
号のビット数に対１シシて設けられた１８個のアドレス
バッファからなる。
路４には図示しｌｒいマイクロブロセノザ（以下ＣＰＵ
と称する）等かｐ）２回に分けて与えられるＸ系のアド
レス信号へ。−Ａｘ８とＹ系のアドレス信号Ａｙｏ〜〜
８が入力される。アドレスバッファ回路４はアドレス信
号のビット数に対１シシて設けられた１８個のアドレス
バッファからなる。
５ａ、５ｂは内部信号発生回路で、内部信号発生回路５
ａはＣＰＵ等から入力される竹アドレスストローブ信号
（以下ＲＡＳＡｓ信号する）に基づいて、適当な制御信
号ＲＡ８２． φ８．φＰＡを形成し、出力する。ま
１こ、内部信号発生回路５ｂはＣＰＵ等から入力される
列アドレスストローブ信号（以下ＣＡ Ｓ （８号と称
する）に基つい壬、適当な制御信号ＣＡＳ２． φｙ
ｔ ’ｍａ’ φ。、を形成し、出力する。
ａはＣＰＵ等から入力される竹アドレスストローブ信号
（以下ＲＡＳＡｓ信号する）に基づいて、適当な制御信
号ＲＡ８２． φ８．φＰＡを形成し、出力する。ま
１こ、内部信号発生回路５ｂはＣＰＵ等から入力される
列アドレスストローブ信号（以下ＣＡ Ｓ （８号と称
する）に基つい壬、適当な制御信号ＣＡＳ２． φｙ
ｔ ’ｍａ’ φ。、を形成し、出力する。
内部信号発生回路５ａから出力された信号）ＬＡ８２は
アドレスバッファ回路４に供給される。
アドレスバッファ回路４に供給される。
外部から供給される１（Ａｓ信号が）・イレベルからロ
ウレベルに立ち下がると、これに同期して第２図に示す
ように、信号ＲＡＳ２が立ち上げられる。
ウレベルに立ち下がると、これに同期して第２図に示す
ように、信号ＲＡＳ２が立ち上げられる。
するとアドレスバッファ回路４はアドレス信号Ａｘｏ〜
Ａｘ８を取り込んでアドレスノぐノファ内にランチする
０ 内部信号発生回路５ａから出力された信号φ８（ワード
線選択信号）および上記アドレスノくソファ回路４の出
力僅ＪｊＥｊａ工ｉ、ζは、Ｘデコーダ２ａに供給され
る。ワード線選択信号φ８は、ＩＬＡｓ倍号がロウレベ
ルに立ち下がると、信号）ＬＡＳ２よりも少し遅れ′Ｃ
Ｃノーンベルに立ち上かる。すると、メモリセルアレイ
１の左右のＸデコーダ２ａ、２１）によって、アドレス
ノ（ノファｌｉｌ路４の出力信号によりアドレス信号Ａ
ｘｏ〜Ａｘ７に対 ′応するワード糾か１本ずつ
選択レベルにさね、る。
Ａｘ８を取り込んでアドレスノぐノファ内にランチする
０ 内部信号発生回路５ａから出力された信号φ８（ワード
線選択信号）および上記アドレスノくソファ回路４の出
力僅ＪｊＥｊａ工ｉ、ζは、Ｘデコーダ２ａに供給され
る。ワード線選択信号φ８は、ＩＬＡｓ倍号がロウレベ
ルに立ち下がると、信号）ＬＡＳ２よりも少し遅れ′Ｃ
Ｃノーンベルに立ち上かる。すると、メモリセルアレイ
１の左右のＸデコーダ２ａ、２１）によって、アドレス
ノ（ノファｌｉｌ路４の出力信号によりアドレス信号Ａ
ｘｏ〜Ａｘ７に対 ′応するワード糾か１本ずつ
選択レベルにさね、る。
そして、内部信号発生回路５ａから各メモリマノ）１ａ
〜１ｄに供給される信号φＰＡか続いて立ち十がると、
Ｘデコーダ２ａ、２ｂにより選択されたワードＨＶＣ接
続されているすべてのメモリセルのデータがブリアンフ
頁図示省略）によって増幅され、ラッチされる。
〜１ｄに供給される信号φＰＡか続いて立ち十がると、
Ｘデコーダ２ａ、２ｂにより選択されたワードＨＶＣ接
続されているすべてのメモリセルのデータがブリアンフ
頁図示省略）によって増幅され、ラッチされる。
内部信号発生回路５ｂから出力される信号ＯＡ８２も信
号ＲＡ８２と同４・ｆ！にアドレスノくソファ回路４に
供給される。外部から与えられるＯＡＳＡｓ信号第２図
に示すように上記）（、Ａ８倍号よりも少し遅れ℃ハイ
レベルからロウレベルにｆ化ｇれると、これに同期して
１ｇ−号０ＡＳ２か立ち上かる。すると、このときアド
レスバッファ回路４に供給されているＹ系のアドレス信
号Ａ、。〜Ａｙ ａがアドレスバッファ回路４内に取り
込まれてラッチされる。
号ＲＡ８２と同４・ｆ！にアドレスノくソファ回路４に
供給される。外部から与えられるＯＡＳＡｓ信号第２図
に示すように上記）（、Ａ８倍号よりも少し遅れ℃ハイ
レベルからロウレベルにｆ化ｇれると、これに同期して
１ｇ−号０ＡＳ２か立ち上かる。すると、このときアド
レスバッファ回路４に供給されているＹ系のアドレス信
号Ａ、。〜Ａｙ ａがアドレスバッファ回路４内に取り
込まれてラッチされる。
内部信号発生回路５ｂで形成される信号φｙ（データ線
選択信号）はＹデコーダ３ａ、３ｂに供給される。デー
タ線選択信号φ は、上記信号０ＡＳ２よりも少し遅れ
又立ち上がるようにされ又おり、信号φ、が立ち上がる
とＹデコーダ３ａ。
選択信号）はＹデコーダ３ａ、３ｂに供給される。デー
タ線選択信号φ は、上記信号０ＡＳ２よりも少し遅れ
又立ち上がるようにされ又おり、信号φ、が立ち上がる
とＹデコーダ３ａ。
３ｂによって各メモリマット１ａ〜Ｉｄ内でそれぞれア
ドレス信号Ａ、。〜Ａｙ７に対しムし１こ１本のデータ
線が選択される。
ドレス信号Ａ、。〜Ａｙ７に対しムし１こ１本のデータ
線が選択される。
内部信号発生回路５ｂから出力される信号幅３は４個の
メインアンプＭＡＬ〜ＭＡ４に供給すれるようにされて
いる。信号’ｍａ”テータ線選択信号φアよりも少し遅
れて立ち上がると、Ｙデコーダ３ａｔ３ｂにより選択さ
れた４本のデータ線に接続されている４個のプリアンプ
にラッチされていたデータがメインアンプＭＡＩ〜ＭＡ
４に送られ又４ビツトのデータが同時に増幅され、ラッ
チされる。
メインアンプＭＡＬ〜ＭＡ４に供給すれるようにされて
いる。信号’ｍａ”テータ線選択信号φアよりも少し遅
れて立ち上がると、Ｙデコーダ３ａｔ３ｂにより選択さ
れた４本のデータ線に接続されている４個のプリアンプ
にラッチされていたデータがメインアンプＭＡＩ〜ＭＡ
４に送られ又４ビツトのデータが同時に増幅され、ラッ
チされる。
また、外部より与えられる上記ＲＡＳ信号とＯｋ８信号
は、切換信号発生回路６へも入力されるようにされ又い
る。ｌ（、ＡＭのパッケージの１番ビンがアドレスピン
とし℃使用され、この１番ビンにアドレス信号Ａｘ ｓ
とＡｙ ｓとが時分割で入力されるような場合、几Ａｓ
信号とＯＡＳ信号がともに連続的にロウレベルにされろ
ことにより、上記切換信号発生回路６はロウレベルの制
御信号φ８゜を発生する。このロウレベルの制御信号φ
ＮＦによって、ゲートＧａが開かれるとともに、ゲート
ｏｂが閉じられる。
は、切換信号発生回路６へも入力されるようにされ又い
る。ｌ（、ＡＭのパッケージの１番ビンがアドレスピン
とし℃使用され、この１番ビンにアドレス信号Ａｘ ｓ
とＡｙ ｓとが時分割で入力されるような場合、几Ａｓ
信号とＯＡＳ信号がともに連続的にロウレベルにされろ
ことにより、上記切換信号発生回路６はロウレベルの制
御信号φ８゜を発生する。このロウレベルの制御信号φ
ＮＦによって、ゲートＧａが開かれるとともに、ゲート
ｏｂが閉じられる。
７はシフトレジスタの機能を有するデコーダで、上記の
ごとく切換信号発生回路（ｊから発生され１こハイレベ
ルの制御信号φ８．によって、ゲーｔ−Ｇａが開かれＧ
ｂが閉じられると、デコーダとし℃動作され、アドレス
バッファ回路４からゲート（Ｊａを介して供給される出
力信号ａＸ８．ａＸ８．ａｙ８゜皐によっ℃、４本の出
力１ｗのうも対応する１本がハイレベルにされる。
ごとく切換信号発生回路（ｊから発生され１こハイレベ
ルの制御信号φ８．によって、ゲーｔ−Ｇａが開かれＧ
ｂが閉じられると、デコーダとし℃動作され、アドレス
バッファ回路４からゲート（Ｊａを介して供給される出
力信号ａＸ８．ａＸ８．ａｙ８゜皐によっ℃、４本の出
力１ｗのうも対応する１本がハイレベルにされる。
その結果、ハイレベルにされたデコーダ７の出力線によ
って、ゲート（）、〜Ｇ４の５ち一つだけが開かね、て
、前頁口メインアンプＭＡＩ〜ＭＡ４にラッチされてい
たデータが出カバ、ノファ回路８に供給されて出力端子
１〕。ｕｔに出力される。
って、ゲート（）、〜Ｇ４の５ち一つだけが開かね、て
、前頁口メインアンプＭＡＩ〜ＭＡ４にラッチされてい
たデータが出カバ、ノファ回路８に供給されて出力端子
１〕。ｕｔに出力される。
つまり、デコーダ７によつ又４個のメモリマット１ａ〜
１ｄの中からアドレス信号Ａｘ８．Ａｙ８に対δする一
つのマットが選択され又、そこから読み出されたデータ
のみか、内部信号発生回路５ａから供給される信号φ。
１ｄの中からアドレス信号Ａｘ８．Ａｙ８に対δする一
つのマットが選択され又、そこから読み出されたデータ
のみか、内部信号発生回路５ａから供給される信号φ。
、によって駆＃Ｉされる出力バッファ回路８によって出
力される。
力される。
９は入力端子Ｄ１ｎに供給されたデータが人力される人
力バッファ回路、１０はライＹイイ・−プル信号ＷＥが
入力さねろリードライトコントロール債号発生回路であ
る。データ１洸出し時にしま、ライトイネーブル信−Ｎ
ＷＥがハイレベルにされ、このＷＥ倍信号基づいてリー
ドライドコントロール信号発生回路１０から発生され
るロウＬ／ベルの信号１（、Ｗ２Ｎにより、人力バッフ
ァ回路９が非動作状態にされる。
力バッファ回路、１０はライＹイイ・−プル信号ＷＥが
入力さねろリードライトコントロール債号発生回路であ
る。データ１洸出し時にしま、ライトイネーブル信−Ｎ
ＷＥがハイレベルにされ、このＷＥ倍信号基づいてリー
ドライドコントロール信号発生回路１０から発生され
るロウＬ／ベルの信号１（、Ｗ２Ｎにより、人力バッフ
ァ回路９が非動作状態にされる。
次に、データ書込み時にライトイネーブル信号ＷＥがロ
ウレベルに変化されると、入力７７７７回路９が信＋４
凡Ｗ２Ｎによっ℃動作状態にされる。
ウレベルに変化されると、入力７７７７回路９が信＋４
凡Ｗ２Ｎによっ℃動作状態にされる。
すると、入力バッファ回路９によつ又、入力端子ＤＩｎ
に供給されているデータが取り込まれろ。このデータは
、上記と同じように動作されるデコーダ７の出力信号に
より、アドレス信号Ａｘ８．Ａｙ８に応じ℃一つだけ開
かれるゲートｇ、〜ｇ４を通っ℃、書込みドライバｄｉ
ｎ １〜ｄ、、 ４の１つに送られる。そして、ドライ
バｄｌｎ１〜ｄ、、４によつ℃、メインアンプＭＡＬ〜
ＭＡ４を介し１メモリセルアレイ］内に供給される。メ
モリセルアレイ１内ではＸ、Ｙデコーダによってアドレ
ス信号Ａｘｏ〜Ａｘ７およびＡ、。〜Ａ、に応じて各メ
モリマット１ａ〜１ｄごとに一つのメモリセルが選択さ
れ又おり、メインアンプＭＡＩ〜ＭＡ４を介し℃送られ
て米たデータは対応するメモリマント内の選択されたメ
モリセルに書き込まれる。
に供給されているデータが取り込まれろ。このデータは
、上記と同じように動作されるデコーダ７の出力信号に
より、アドレス信号Ａｘ８．Ａｙ８に応じ℃一つだけ開
かれるゲートｇ、〜ｇ４を通っ℃、書込みドライバｄｉ
ｎ １〜ｄ、、 ４の１つに送られる。そして、ドライ
バｄｌｎ１〜ｄ、、４によつ℃、メインアンプＭＡＬ〜
ＭＡ４を介し１メモリセルアレイ］内に供給される。メ
モリセルアレイ１内ではＸ、Ｙデコーダによってアドレ
ス信号Ａｘｏ〜Ａｘ７およびＡ、。〜Ａ、に応じて各メ
モリマット１ａ〜１ｄごとに一つのメモリセルが選択さ
れ又おり、メインアンプＭＡＩ〜ＭＡ４を介し℃送られ
て米たデータは対応するメモリマント内の選択されたメ
モリセルに書き込まれる。
上記データ書込み時には、第３図に示すように、ライト
イネーブル信号ＷＥがＣＡＳ信号の立）かりよりも早く
立ち下げられると（つまりアーリーライトのとき）、出
カバソファ回路８に供給されるハイレベルの駆動信号φ
。Ｐの発生が押えられるようにされ℃いる。その結果、
出力バッファ回路８によっ又出力端子り。ｕｔがフロー
ティング状態にされる。
イネーブル信号ＷＥがＣＡＳ信号の立）かりよりも早く
立ち下げられると（つまりアーリーライトのとき）、出
カバソファ回路８に供給されるハイレベルの駆動信号φ
。Ｐの発生が押えられるようにされ℃いる。その結果、
出力バッファ回路８によっ又出力端子り。ｕｔがフロー
ティング状態にされる。
第４図は、読出し時に出カバソファ回路８を駆動させる
上記信号φ。Ｐの発生経路およびアーリ−ライト時にこ
の駆動信号φ。、の発生を押える信号の発生経路を示す
。図において、各ブロックは、ブロック内に記載され又
いる信号を発生するタイミングジェネレータと考えて良
い。
上記信号φ。Ｐの発生経路およびアーリ−ライト時にこ
の駆動信号φ。、の発生を押える信号の発生経路を示す
。図において、各ブロックは、ブロック内に記載され又
いる信号を発生するタイミングジェネレータと考えて良
い。
ＲＡＳ信号が立ち下がると、内部信号発生回路５ａ内に
おい壬、先ず１ぎ号ＲＡ８１とこれに続いて信号ＲＡ８
２が形成され、この信号ＲＡｓ２に基づい又信号φ８が
形成される。この信号ｈｃＡｓ２と信号φ８は、前述の
ごとく、アドレスバッファ回路４とＸデコーダ２ａ、２
ｂに供給されてこれを動作させる。
おい壬、先ず１ぎ号ＲＡ８１とこれに続いて信号ＲＡ８
２が形成され、この信号ＲＡｓ２に基づい又信号φ８が
形成される。この信号ｈｃＡｓ２と信号φ８は、前述の
ごとく、アドレスバッファ回路４とＸデコーダ２ａ、２
ｂに供給されてこれを動作させる。
）ＬＡＳ信号の立下がり後、ＯＡ８信号が立ち下がると
、内部信号発生回路５ｂ内において、信号ＯＡＳφＮと
これに続く信号０Ａ８１Ｎが形成される。そし℃、この
信号０ＡＳＩＮに基づいて、信号０Ａ８２．続い又φ９
．φｍａと順次形成され、出力される。読出し時には、
更に十配信号輻３に基づいて、内部信号発生回路５ｂ内
で信号φ□、が形成され、この信号幅アから出カバソフ
ァ回路８を駆動させる信号φ。Ｐが形成され、出力され
るようにされていた。
、内部信号発生回路５ｂ内において、信号ＯＡＳφＮと
これに続く信号０Ａ８１Ｎが形成される。そし℃、この
信号０ＡＳＩＮに基づいて、信号０Ａ８２．続い又φ９
．φｍａと順次形成され、出力される。読出し時には、
更に十配信号輻３に基づいて、内部信号発生回路５ｂ内
で信号φ□、が形成され、この信号幅アから出カバソフ
ァ回路８を駆動させる信号φ。Ｐが形成され、出力され
るようにされていた。
ノーマルモードの読出し時には、ＲＡＩＤｉ号とＯＡ
Ｓ信号が１互に立ち下けられることにより、上記経路に
おいて毎回信号φ。、が形成され、次々とデータが読み
出される。
Ｓ信号が１互に立ち下けられることにより、上記経路に
おいて毎回信号φ。、が形成され、次々とデータが読み
出される。
一万、ニブルモードの読出し時には、）ＬＡＳ信号がロ
ウレベルにされたまま、ＯＡＳ信号かトグルされる。そ
のため、ＯＡＳ＠号の２回目の立ち下がりの際には、１
ＬｋＳ系の信号発生経路からＯＡＳ系の信号発生経路に
供給される信号φ８はハイレベルのままになる。しかし
て、信号１（、ＡＳＩとＯＡＳとによっ又形成される信
号φ、。が、几Ａｓ信号がロウレベルのままＯＡＳ信号
が立ち上がるとハイレベルからロウレベルに変化される
。これによって、ニブルモードであることが判別される
。
ウレベルにされたまま、ＯＡＳ信号かトグルされる。そ
のため、ＯＡＳ＠号の２回目の立ち下がりの際には、１
ＬｋＳ系の信号発生経路からＯＡＳ系の信号発生経路に
供給される信号φ８はハイレベルのままになる。しかし
て、信号１（、ＡＳＩとＯＡＳとによっ又形成される信
号φ、。が、几Ａｓ信号がロウレベルのままＯＡＳ信号
が立ち上がるとハイレベルからロウレベルに変化される
。これによって、ニブルモードであることが判別される
。
すると、ＯＡＳ系の内部信号発生回路５ｂ内でしま、第
４図に破線Ｃで示すように、信号発生経路が変更される
。その結果、ＯＡＳ信号の立下がりによって形成される
信号０ＡＳＩＮに基ついて直接信号幅、が形成さｉｌ、
これによって信号φ。、が発生され又出力バッファ回路
８が駆動される。このようにし１、信号φ。ｐの発生が
早められることにより、ニブルモード時における読出し
速度が向上される。
４図に破線Ｃで示すように、信号発生経路が変更される
。その結果、ＯＡＳ信号の立下がりによって形成される
信号０ＡＳＩＮに基ついて直接信号幅、が形成さｉｌ、
これによって信号φ。、が発生され又出力バッファ回路
８が駆動される。このようにし１、信号φ。ｐの発生が
早められることにより、ニブルモード時における読出し
速度が向上される。
これに対し、書込み時には、ＷＥ系の信号発生経路にお
いて、ＷＥ倍信号ＯＡＳ信号がロウレベルになり、ＲＡ
Ｓ系の信号発生経路から供給されル信号φＸＣＢがハイ
レベルにされると、信号ＲＷφＳが形成される。そし又
、この信号１（、ＷＩＳに基ついて、前記信号幅、の形
成を阻止する信号１（、ＷＩＳが作られるようにされて
いる。
いて、ＷＥ倍信号ＯＡＳ信号がロウレベルになり、ＲＡ
Ｓ系の信号発生経路から供給されル信号φＸＣＢがハイ
レベルにされると、信号ＲＷφＳが形成される。そし又
、この信号１（、ＷＩＳに基ついて、前記信号幅、の形
成を阻止する信号１（、ＷＩＳが作られるようにされて
いる。
従つ１、ニブルモードのとぎ、第４図破線のような経路
で信号φＩｎｋが形、度されようとし又も、ＷＥ倍信号
立下がりがＯＡ８信号の立下がりよりも早いと、幅アの
発生前に、ＯＡＳ信号の立下がりによって速やかに信号
１（、ＷＩＳが形成されろ。
で信号φＩｎｋが形、度されようとし又も、ＷＥ倍信号
立下がりがＯＡ８信号の立下がりよりも早いと、幅アの
発生前に、ＯＡＳ信号の立下がりによって速やかに信号
１（、ＷＩＳが形成されろ。
これによって、信号幅、の形成が阻止され又出力バッフ
ァの駆動信号φ。、の発生が押えられる、その結果、ア
ーリーライトのとぎには、出力バッファ回路８によっ℃
出力端子り。ｕｔ が確実にフローティング状態にされ
る。
ァの駆動信号φ。、の発生が押えられる、その結果、ア
ーリーライトのとぎには、出力バッファ回路８によっ℃
出力端子り。ｕｔ が確実にフローティング状態にされ
る。
しかも、上記実施例におい又は、ＲＡＳ系の信号発生経
路からの信号φＸＣＢによつ又、信号）ＬＷφＮの形成
か押えられていイ）１こめ、ｌ（Ａ Ｓ （声号が立ち
下がる前にＯＡ Ｓ信号が立ち下がった場合には、信号
ＲＷφＮの形成が阻止される。
路からの信号φＸＣＢによつ又、信号）ＬＷφＮの形成
か押えられていイ）１こめ、ｌ（Ａ Ｓ （声号が立ち
下がる前にＯＡ Ｓ信号が立ち下がった場合には、信号
ＲＷφＮの形成が阻止される。
このように、実施例の回路では、ＷＥ系の信号の発生経
路がＩＬＡｓ系の信号発生経路からの信号によっ又干渉
を受け、信号の発生が制限されるようにされ℃いる。こ
れによつ又、回路の誤動作が防止される。
路がＩＬＡｓ系の信号発生経路からの信号によっ又干渉
を受け、信号の発生が制限されるようにされ℃いる。こ
れによつ又、回路の誤動作が防止される。
最後に、ニブルモード時に２ける第１１ンイ１の回路の
動作を簡単に説明する。
動作を簡単に説明する。
ニブルモード時には、第３図のごと＜、１−ＬＡ８信号
がロウレベルにされたまま、ＯＡ８信号がトグルされる
。すると、切換信号発生１す１路６かこのＲＡＳ信号と
ＯＡＳ信号とからニブルモードであることを判別し、Ｏ
Ａ ８ 信号の２回目の立下がりに同期して制御１宮号
φＮＦかハイレベルに変化さ、Ｉする。これによって、
ゲー）Ｇａが閉じられ又、代わりにゲー）Ｇｂが開かれ
る。
がロウレベルにされたまま、ＯＡ８信号がトグルされる
。すると、切換信号発生１す１路６かこのＲＡＳ信号と
ＯＡＳ信号とからニブルモードであることを判別し、Ｏ
Ａ ８ 信号の２回目の立下がりに同期して制御１宮号
φＮＦかハイレベルに変化さ、Ｉする。これによって、
ゲー）Ｇａが閉じられ又、代わりにゲー）Ｇｂが開かれ
る。
その結果、上Ｉ己デコーダ７には、アドレスバッファ回
路４からの出力１ｇ号（ａｘ８． ａｘ、 、 ａ
、８゜咄）が供給されなくなり、代わりにゲートＧｂを
介してＯＡ８信号が供給される。すると、デコーダ７は
シフトレジスタとして動作されるようにプＩる。
路４からの出力１ｇ号（ａｘ８． ａｘ、 、 ａ
、８゜咄）が供給されなくなり、代わりにゲートＧｂを
介してＯＡ８信号が供給される。すると、デコーダ７は
シフトレジスタとして動作されるようにプＩる。
つまり、ＯＡＳ信号が凡Ａｓ信号の立Ｆがりに続いて最
初に立ち丁がってしばらくすると、アドレス信号Ａｘ８
．Ａｙ８に応じ℃デコーダ（シフトレジスタ）７のいず
れか一つの出方線かハイレベルにされる。しかし又、こ
の間にメインアンプＭＡＩ〜ＭＡ４には４ビツトのデー
タがラッチされている。従って、最初にハイレベルにさ
れたシフトレジスタ７の出力線に対応するゲー） （Ｇ
、−０４）が開かれて、メインアンプＭＡＩ〜ＭＡ４内
の１つのデータが出力バッファ回路８に供給され℃出力
される。次に、ＯＡＳ信号が立下がりを繰り返す度毎に
、シフトレジスタ７が動作さオ１．又、出力線のバイン
ベルの状態が次々とシフトされて行く。
初に立ち丁がってしばらくすると、アドレス信号Ａｘ８
．Ａｙ８に応じ℃デコーダ（シフトレジスタ）７のいず
れか一つの出方線かハイレベルにされる。しかし又、こ
の間にメインアンプＭＡＩ〜ＭＡ４には４ビツトのデー
タがラッチされている。従って、最初にハイレベルにさ
れたシフトレジスタ７の出力線に対応するゲー） （Ｇ
、−０４）が開かれて、メインアンプＭＡＩ〜ＭＡ４内
の１つのデータが出力バッファ回路８に供給され℃出力
される。次に、ＯＡＳ信号が立下がりを繰り返す度毎に
、シフトレジスタ７が動作さオ１．又、出力線のバイン
ベルの状態が次々とシフトされて行く。
これによって、メインアンプＭＡＩ〜ＭＡ４内にラッチ
されていたデータが順次読み出される。しかも、このと
き４ビツトのテークをメインアンプから読み−すために
動作されるシフトレジスタ７はＯＡ８借号の変化によっ
又駆動され出力バノファの駆動信号の形成も早くされる
ので、アドレス像号を変化させてメモリセルアレイ内か
ら１ビツトずつデータを読み出す方式に比べ又高速で読
み出すことができるようになる。
されていたデータが順次読み出される。しかも、このと
き４ビツトのテークをメインアンプから読み−すために
動作されるシフトレジスタ７はＯＡ８借号の変化によっ
又駆動され出力バノファの駆動信号の形成も早くされる
ので、アドレス像号を変化させてメモリセルアレイ内か
ら１ビツトずつデータを読み出す方式に比べ又高速で読
み出すことができるようになる。
１ｒお、ニブルモードにおけるデータ書込み時には、リ
ードライトコントロール信号発生回路】０に入力される
ライトイネーブル１ｇ号ＷＥＶＣ泰つぃて発生される借
号几Ｗ２によって、入力バッファ回路９が動作される。
ードライトコントロール信号発生回路】０に入力される
ライトイネーブル１ｇ号ＷＥＶＣ泰つぃて発生される借
号几Ｗ２によって、入力バッファ回路９が動作される。
また、このとき、信号φ。ｐが発生されなくなるので、
出カバソファ回路８は動作されない。そして、デコーダ
７がシフトレジスタとして動作され又、ＯＡ８信号のト
グルによりシフトされ、ゲートｇ１〜ｇ４が切り換えら
れて４ビツトのデータが書込みドライバｄｌｎ１〜ｄｉ
ｎ４によっ又順番にメモリセルアレイ１内の谷メモリマ
ット１ａ〜１ｄの同一アドレス位置に書き込まれて行（
。
出カバソファ回路８は動作されない。そして、デコーダ
７がシフトレジスタとして動作され又、ＯＡ８信号のト
グルによりシフトされ、ゲートｇ１〜ｇ４が切り換えら
れて４ビツトのデータが書込みドライバｄｌｎ１〜ｄｉ
ｎ４によっ又順番にメモリセルアレイ１内の谷メモリマ
ット１ａ〜１ｄの同一アドレス位置に書き込まれて行（
。
このように、ニブルモードでは、４ビツトのテークが連
続してシリアルに読み書きされる。また、前述したノー
マルモードでは、１番ピンをアドレスＡ、として使用し
、アドレス信号Ａｘ８とＡＭ８を時分割で入力させてや
ることにより、所望の一ヒツトデータを読み出すことが
できる。つまりこの実施例の）ｔＡＭは、ニブルモード
でも、通常のランダ÷アクセス可能な２５６にビット几
Ａ Ｍとｔ。
続してシリアルに読み書きされる。また、前述したノー
マルモードでは、１番ピンをアドレスＡ、として使用し
、アドレス信号Ａｘ８とＡＭ８を時分割で入力させてや
ることにより、所望の一ヒツトデータを読み出すことが
できる。つまりこの実施例の）ｔＡＭは、ニブルモード
でも、通常のランダ÷アクセス可能な２５６にビット几
Ａ Ｍとｔ。
ても使用できるようにされている。
以上説明したごとく、上記実施例におい又は、４ビツト
のテークを連続し″′Ｃ高速に読み出し、あるいは４＃
ぎ込むことができるニブルモードを備え１こダイナミッ
クＲＡ Ｍにおい℃、曹込み時に、ＯＡ ８ （ｍ号と
ライトイネーブル信号ＷＥとから、出カバソファを動作
させる駆動信号を発生させないようにする信号が形成さ
れるようにされ又いるので、出力を確実にフローティン
グさせることができるというｇＪ果かある。
のテークを連続し″′Ｃ高速に読み出し、あるいは４＃
ぎ込むことができるニブルモードを備え１こダイナミッ
クＲＡ Ｍにおい℃、曹込み時に、ＯＡ ８ （ｍ号と
ライトイネーブル信号ＷＥとから、出カバソファを動作
させる駆動信号を発生させないようにする信号が形成さ
れるようにされ又いるので、出力を確実にフローティン
グさせることができるというｇＪ果かある。
なお、実施例では、ニブルモードを備えり２５６にビッ
トダイナミックＲＡ Ｍ Ｋついてｉ兄明し１こが、３
５ピ・７・トのテークを連続し又読み誉ぎできろバイト
モード等を備えたダイナミックｌ（Ａ Ｍ、あるいは、
１メ力ビツト以上の１（、ＡＭにもｔｉｌｌ用すること
かできるものである。
トダイナミックＲＡ Ｍ Ｋついてｉ兄明し１こが、３
５ピ・７・トのテークを連続し又読み誉ぎできろバイト
モード等を備えたダイナミックｌ（Ａ Ｍ、あるいは、
１メ力ビツト以上の１（、ＡＭにもｔｉｌｌ用すること
かできるものである。
第１は１は本発明か適用されるダイナミックＲＡＭの一
例を示す回路構成図、 第２図はその回路内における各部の信号のタイミングを
示すタイミングチャート、。 第３図はア−リーライトのときの外部信号のりイミング
を示すタイミングチャート、 第４図は内部信芳発生口路における信号の発生経路の一
例を示すブロック説明図である。 １・・・メモリセルアレイ、ｌａ、 ｌｂ、 ｌｃ、
ｌｄ・・・メモリマント、７・・・シフトレジスタ機
能付デコーダ、ＭＡＬ〜ＭＡ４・・・メインアンプ。 第 ２ 図 第 ３ 図
例を示す回路構成図、 第２図はその回路内における各部の信号のタイミングを
示すタイミングチャート、。 第３図はア−リーライトのときの外部信号のりイミング
を示すタイミングチャート、 第４図は内部信芳発生口路における信号の発生経路の一
例を示すブロック説明図である。 １・・・メモリセルアレイ、ｌａ、 ｌｂ、 ｌｃ、
ｌｄ・・・メモリマント、７・・・シフトレジスタ機
能付デコーダ、ＭＡＬ〜ＭＡ４・・・メインアンプ。 第 ２ 図 第 ３ 図
Claims (1)
- １、複数個のメモリセルがマトリックス状に配設されて
なるメモリセルアレイを備え、外部から供し書込み制御
信号（ＷＥ）に基づいて複数ビットのデータがシリアル
に読み出ｇｆ１、あるいは８き込み可能にされ℃なる半
導体記憶装置に２い℃、上記制御信号のうち一万の原信
号もしくはこれに近い信号と上記読出し書込み制御信号
とから、出力バッファを動作させる信号を善込み時に発
生させないようにする信号が形成され、かつこの信号の
形成が他方の制御信号から発生された信号により制限さ
れるようにされ′Ｃなることを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57184584A JPS5975490A (ja) | 1982-10-22 | 1982-10-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57184584A JPS5975490A (ja) | 1982-10-22 | 1982-10-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5975490A true JPS5975490A (ja) | 1984-04-28 |
| JPH0232715B2 JPH0232715B2 (ja) | 1990-07-23 |
Family
ID=16155762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57184584A Granted JPS5975490A (ja) | 1982-10-22 | 1982-10-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5975490A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61217990A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | ダイナミツク型ｒａｍ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5727477A (en) * | 1980-07-23 | 1982-02-13 | Nec Corp | Memory circuit |
| JPS57167186A (en) * | 1981-04-08 | 1982-10-14 | Nec Corp | Memory circuit |
-
1982
- 1982-10-22 JP JP57184584A patent/JPS5975490A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5727477A (en) * | 1980-07-23 | 1982-02-13 | Nec Corp | Memory circuit |
| JPS57167186A (en) * | 1981-04-08 | 1982-10-14 | Nec Corp | Memory circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61217990A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | ダイナミツク型ｒａｍ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0232715B2 (ja) | 1990-07-23 |
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