JPS61217990A - ダイナミツク型ｒａｍ - Google Patents
ダイナミツク型ｒａｍInfo
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- JPS61217990A JPS61217990A JP60058367A JP5836785A JPS61217990A JP S61217990 A JPS61217990 A JP S61217990A JP 60058367 A JP60058367 A JP 60058367A JP 5836785 A JP5836785 A JP 5836785A JP S61217990 A JPS61217990 A JP S61217990A
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- timing
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
・〔技術分野〕
この発明は、ダイナミック型ＲＡＭ （ランダム・アク
セス・メモリ）に関するもので、例えば、カラム系の選
択回路がスタティック型回路によって構成されたものに
利用して有効な技術に関するものである。
セス・メモリ）に関するもので、例えば、カラム系の選
択回路がスタティック型回路によって構成されたものに
利用して有効な技術に関するものである。
ダイナミック型ＲＡＭとして、カラムアドレスバッファ
、カラムアドレスデコーダ等のカラム系選択回路をスタ
ティック型回路により構成したものが開発されている。
、カラムアドレスデコーダ等のカラム系選択回路をスタ
ティック型回路により構成したものが開発されている。
このダイナミック型ＲＡＭにあっては、ロウアドレスを
固定しておいて、カラムアドレスを順次切り換えると、
それに従ったメモリセルの選択が行えるものとなる。と
ころが、このスタティックカラム形式のＲＡＭにあって
は、ライトイネーブル信号がハイレベルなら、自動的に
データ出力バッファが動作状態になり、データ出力端子
Ｄｏｕｔから信号が送出される。このため、入力端子Ｄ
ｉｎと出力端子Ｄｏｕｔとを共通の外部データバスに接
続するようなメモリテステムには使用できないから、そ
の用途が限定されてしまうものである。
固定しておいて、カラムアドレスを順次切り換えると、
それに従ったメモリセルの選択が行えるものとなる。と
ころが、このスタティックカラム形式のＲＡＭにあって
は、ライトイネーブル信号がハイレベルなら、自動的に
データ出力バッファが動作状態になり、データ出力端子
Ｄｏｕｔから信号が送出される。このため、入力端子Ｄ
ｉｎと出力端子Ｄｏｕｔとを共通の外部データバスに接
続するようなメモリテステムには使用できないから、そ
の用途が限定されてしまうものである。
この発明の目的は、簡単な構成によって出力機能の多様
化を図ったダイナミック型ＲＡＭを提供することにある
。
化を図ったダイナミック型ＲＡＭを提供することにある
。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、スタティックカラム形式のダイナミック型Ｒ
ＡＭにおいて、共通の外部端子を介して多重化されて供
給されたアドレス信号のうち、それをカラムアドレス信
号として内部回路に伝えるアドレスストローブ信号とラ
イトイネーブル信号との供給タイミングを識別するタイ
ミング識別回路により形成されたライトイネーブル信号
がアドレスストローブ信号より早いタイミングで供給さ
れたことの識別出力によって、データ出力バッファの動
作を上記ライトイネーブル信号とは無関係に禁止させる
ものである。
ＡＭにおいて、共通の外部端子を介して多重化されて供
給されたアドレス信号のうち、それをカラムアドレス信
号として内部回路に伝えるアドレスストローブ信号とラ
イトイネーブル信号との供給タイミングを識別するタイ
ミング識別回路により形成されたライトイネーブル信号
がアドレスストローブ信号より早いタイミングで供給さ
れたことの識別出力によって、データ出力バッファの動
作を上記ライトイネーブル信号とは無関係に禁止させる
ものである。
第１図には、この発明に係るダイナミック型ＲＡＭの一
実施例の回路図が示されている。
実施例の回路図が示されている。
同図に示した実施例回路では、Ｎチャンネル間Ｏ５ＦＥ
Ｔを代表とするＩ Ｇ Ｆ Ｅ Ｔ （Ｉ ｎ５ｕｌａ
ｔｅｄＧａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａ
ｎｓｉｓｔｏｒ ）を例にして説明する。
Ｔを代表とするＩ Ｇ Ｆ Ｅ Ｔ （Ｉ ｎ５ｕｌａ
ｔｅｄＧａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａ
ｎｓｉｓｔｏｒ ）を例にして説明する。
１ビツトのメモリセルＭＣは、その代表とじて示されて
いるようにアドレス選択用ＭＯＳ Ｆ ＥＴＱｍと、そ
の一方の電極がＱｍに結合されその他方の電極が回路の
電源電圧レベルに維持される情報記憶キャパシタＣｓと
からなり、論理“１”。
いるようにアドレス選択用ＭＯＳ Ｆ ＥＴＱｍと、そ
の一方の電極がＱｍに結合されその他方の電極が回路の
電源電圧レベルに維持される情報記憶キャパシタＣｓと
からなり、論理“１”。
“０″の情報はキャパシタＣｓに電荷が有るか無いかの
形と対応して記憶される。
形と対応して記憶される。
情報の読み出しは、ＭＯ５ＦＥＴＱｍをオン状態にして
キャパシタＣｓを共通のデータ線ＤＬにつなぎ、データ
線ＤＬの電位がキャパシタＣｓに蓄積された電荷量に応
じてどのような変化が起きるかをセンスすることによっ
て行われる。
キャパシタＣｓを共通のデータ線ＤＬにつなぎ、データ
線ＤＬの電位がキャパシタＣｓに蓄積された電荷量に応
じてどのような変化が起きるかをセンスすることによっ
て行われる。
特に制限されないが、このような微少な信号を検出する
ためのの基準としてダミーセルＤＣが設けられている。
ためのの基準としてダミーセルＤＣが設けられている。
このダミーセルＤＣは、そのキャパシタＣｄの容量値が
メモリセルＭＣのキャパシタＣｓのほぼ半分であること
を除き、メモリセルＭＣと同じ製造条件、同じ設計定数
で作られている。キャパシタＣｄは、アドレッシングに
先立って発生されたタイミング信号φｄを受け、キャパ
シタＣｄと回路の接地点との間に配置されたＭＯ３ＦＥ
ＴＱｄ’ によって電源電圧に充電される。
メモリセルＭＣのキャパシタＣｓのほぼ半分であること
を除き、メモリセルＭＣと同じ製造条件、同じ設計定数
で作られている。キャパシタＣｄは、アドレッシングに
先立って発生されたタイミング信号φｄを受け、キャパ
シタＣｄと回路の接地点との間に配置されたＭＯ３ＦＥ
ＴＱｄ’ によって電源電圧に充電される。
上記のように、キャパシタＣｄは、キャパシタＣ３の約
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のほぼ半分に等しい基準電圧を形成す
ることになる。
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のほぼ半分に等しい基準電圧を形成す
ることになる。
同図においてＳＡは、上記アドレッシングにより生じる
−このような電位変化の差を、タイミング信号（センス
アンプ制御信号）φｐａで決まるセンス期間に拡大する
センスアンプであり、１対の平行に配置された相補デー
タ線ＤＬ、ＤＬにその入出力ノードが結合されている。
−このような電位変化の差を、タイミング信号（センス
アンプ制御信号）φｐａで決まるセンス期間に拡大する
センスアンプであり、１対の平行に配置された相補デー
タ線ＤＬ、ＤＬにその入出力ノードが結合されている。
このセンスアンプＳＡは、一対の交差結線されたＭＯ３
ＦＥＴＱＩ。
ＦＥＴＱＩ。
Ｑ２を有し、これらの正帰還作用により、相補データ線
ＤＬ、ＤＬに現れた微少な信号を差動的に増幅する。
ＤＬ、ＤＬに現れた微少な信号を差動的に増幅する。
相補データ線ＤＬ、ＤＬに結合されるメモリセルの数は
、検出精度を上げるため等しくされ、ＤＬ、ＤＬのそれ
ぞれに１個ずつのダミーセルが結合されている。また、
各メモリセルＭＣは、１本のワード線ＷＬと相補対デー
タ線の一方との間に結合される。各ワード線ＷＬは双方
のデータ線対と交差しているので、ワード線ＷＬに生じ
る雑音成分が静電結合によりデータ線にのっても、その
雑音成分が双方のデータ線対ＤＬ、ＤＬに等しく現れ、
差動型のセンスアンプＳＡによって相殺される。
、検出精度を上げるため等しくされ、ＤＬ、ＤＬのそれ
ぞれに１個ずつのダミーセルが結合されている。また、
各メモリセルＭＣは、１本のワード線ＷＬと相補対デー
タ線の一方との間に結合される。各ワード線ＷＬは双方
のデータ線対と交差しているので、ワード線ＷＬに生じ
る雑音成分が静電結合によりデータ線にのっても、その
雑音成分が双方のデータ線対ＤＬ、ＤＬに等しく現れ、
差動型のセンスアンプＳＡによって相殺される。
上記アドレッシングにおいて、相補データ線対ＤＬ、Ｄ
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。
上記のアドレッシングの際、一旦破壊されたかかったメ
モリセルＭＣの記憶情報は、このセンス動作によって得
られたハイレベル若しくはロウレベルの電位をそのまま
受は取ることによって回復する。しかしながら、前述の
ようにハイレベルが電源電圧Ｖｃｃに対して一定以上落
ち込むと、何回かの読み出し、再書込みを繰り返してい
るうちに論理“０″として読み取られるところの誤動作
が生じる。この誤動作を防ぐために設けられるのがアク
ティブリストア回路ＡＲである。このアクティブリスト
ア回路ＡＲは、タイミング信号φｒｓによりロウレベル
の信号に対して何ら影響を与えずハイレベルの信号にの
み選択的に電源電圧Ｖｃｃの電位にブースト（昇圧）す
る働きがある。
モリセルＭＣの記憶情報は、このセンス動作によって得
られたハイレベル若しくはロウレベルの電位をそのまま
受は取ることによって回復する。しかしながら、前述の
ようにハイレベルが電源電圧Ｖｃｃに対して一定以上落
ち込むと、何回かの読み出し、再書込みを繰り返してい
るうちに論理“０″として読み取られるところの誤動作
が生じる。この誤動作を防ぐために設けられるのがアク
ティブリストア回路ＡＲである。このアクティブリスト
ア回路ＡＲは、タイミング信号φｒｓによりロウレベル
の信号に対して何ら影響を与えずハイレベルの信号にの
み選択的に電源電圧Ｖｃｃの電位にブースト（昇圧）す
る働きがある。
同図におい°Ｃ代表として示されているデータ線対ＤＬ
、ＤＬは、カラムスイッチＣＷを構成するＭＯ３ＦＥＴ
Ｑ３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤ
Ｌに接続される。他の代表として示されているデータ線
対についても同様なＭＯ３ＦＥＴＱ５．Ｑ６を介してコ
モン相補データ線対ＣＤＬ、ＣＤＬに接続される。この
コモン相補データ線対ＣＤＬ、ＣＤＬには、後述するよ
うにメインアンプ及び出力回路とを含むデータ出力バッ
ファとデータ人カバソファとからなる入出力回路Ｉ１０
の一方の端子に接続される。
、ＤＬは、カラムスイッチＣＷを構成するＭＯ３ＦＥＴ
Ｑ３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤ
Ｌに接続される。他の代表として示されているデータ線
対についても同様なＭＯ３ＦＥＴＱ５．Ｑ６を介してコ
モン相補データ線対ＣＤＬ、ＣＤＬに接続される。この
コモン相補データ線対ＣＤＬ、ＣＤＬには、後述するよ
うにメインアンプ及び出力回路とを含むデータ出力バッ
ファとデータ人カバソファとからなる入出力回路Ｉ１０
の一方の端子に接続される。
ロウデコーダ及びカラムデコーダＲ，Ｃ−ＤＣＲは、ロ
ウアドレスバッファ及びカラムアドレスバッファＲ，Ｃ
−ＡＤＢで形成された内部相補アドレス信号を受けて、
１本のワード線及びダ１−ワード線並びにカラムスイッ
チ選択信号を形成してメモリセル及びダミーセルのアド
レッシングを行う。すなわち、ロウアドレスストローブ
信号ＲＡＳにより形成されたタイミング信号φａｒに同
期してロウアドレスバッファＲ−ＡＤＢは、外部端子を
通して供給されたアドレス信号ＡＸＯ〜ＡＸｎを取込み
、それを保持するとともにロウデコーダＲ−ＤＣＨに伝
える。ロウデコーダＲ−ＤＣＲは、上記伝えられたアド
レス信号をデコードしてワード線選択タイミング信号φ
Ｘにより所定のワード線及びダミーワード線選択動作を
行う。
ウアドレスバッファ及びカラムアドレスバッファＲ，Ｃ
−ＡＤＢで形成された内部相補アドレス信号を受けて、
１本のワード線及びダ１−ワード線並びにカラムスイッ
チ選択信号を形成してメモリセル及びダミーセルのアド
レッシングを行う。すなわち、ロウアドレスストローブ
信号ＲＡＳにより形成されたタイミング信号φａｒに同
期してロウアドレスバッファＲ−ＡＤＢは、外部端子を
通して供給されたアドレス信号ＡＸＯ〜ＡＸｎを取込み
、それを保持するとともにロウデコーダＲ−ＤＣＨに伝
える。ロウデコーダＲ−ＤＣＲは、上記伝えられたアド
レス信号をデコードしてワード線選択タイミング信号φ
Ｘにより所定のワード線及びダミーワード線選択動作を
行う。
一方、カラムアドレスバッファＣ−ＡＤＨは、カラムア
ドレスストローブ信号ＣＡＳにより形成されたタイミン
グ信号φａｃにより動作状態にされるスタティック型回
路により構成される。これにより、外部端子を通して供
給されたアドレス信号ＡＹＯ〜ＡＹｎに従った内部相補
アドレス信号を形成して、同様にスタティック型回路に
より構成されたカラムデコーダＣ−０ＣＲに伝える。カ
ラムデコーダＣ−ＤＣＲは、上記伝えられたアドレス信
号をデコードしてデータ線選択タイミング信号φｙによ
りデータ線の選択動作を行う。
ドレスストローブ信号ＣＡＳにより形成されたタイミン
グ信号φａｃにより動作状態にされるスタティック型回
路により構成される。これにより、外部端子を通して供
給されたアドレス信号ＡＹＯ〜ＡＹｎに従った内部相補
アドレス信号を形成して、同様にスタティック型回路に
より構成されたカラムデコーダＣ−０ＣＲに伝える。カ
ラムデコーダＣ−ＤＣＲは、上記伝えられたアドレス信
号をデコードしてデータ線選択タイミング信号φｙによ
りデータ線の選択動作を行う。
タイミング制御回路ＴＣは、外部端子を通して供給され
たロウアドレスストローブ信号ＲＡＳ。
たロウアドレスストローブ信号ＲＡＳ。
カラムアドレスストローブ信号ＣＡＳ及びライトイネー
ブル信号ＷＥを受けて、上記各種内部タイミング信号を
形成する。この実施例では、上記ＲＡＭの出力機能の多
様化を図るため、このタイミング制御回路ＴＣには、次
のようなタイミング識別及び制御回路が設けられる。
ブル信号ＷＥを受けて、上記各種内部タイミング信号を
形成する。この実施例では、上記ＲＡＭの出力機能の多
様化を図るため、このタイミング制御回路ＴＣには、次
のようなタイミング識別及び制御回路が設けられる。
第２図には、上記タイミング識別及び制御回路の一実施
例の論理回路図が示されている。
例の論理回路図が示されている。
この実施例では、２種類の書き込みモードの設定を行う
ため、上記ライトイネーブル信号ＷＥ（又はライトイネ
ーブル信号ＷＥによって形成された内部信号でもよい）
は、エツジトリガ型のフリツブフロップ回路ＦＦの入力
端子りに供給される。
ため、上記ライトイネーブル信号ＷＥ（又はライトイネ
ーブル信号ＷＥによって形成された内部信号でもよい）
は、エツジトリガ型のフリツブフロップ回路ＦＦの入力
端子りに供給される。
また、上記カラムアドレスストローブ信号ＣＡＳ（又は
カラムアドレスストローブ信号ＣＡＳによって形成され
た内部信号でもよい）は、上記フリツブフロップ回路Ｆ
Ｆのクロック端子ＣＫに供給される。このフリップフロ
ップ回路ＦＦは、上記クロック端子ＧＫに供給されるタ
イミング信号がハイレベルからロウレベルに変化するエ
ツジに同期して、上記入力端子りに供給された信号の取
り込みを行うものである。したがって、このフリップフ
ロップ回路ＦＦによって、カラムアドレスストローブ信
号ＣＡＳのロウレベルへの変化タイミングを基準にして
、それより前にライトイネーブル信号ＷＥがロウレベル
にされたか否かのタイミング識別動作を行うものとなる
。
カラムアドレスストローブ信号ＣＡＳによって形成され
た内部信号でもよい）は、上記フリツブフロップ回路Ｆ
Ｆのクロック端子ＣＫに供給される。このフリップフロ
ップ回路ＦＦは、上記クロック端子ＧＫに供給されるタ
イミング信号がハイレベルからロウレベルに変化するエ
ツジに同期して、上記入力端子りに供給された信号の取
り込みを行うものである。したがって、このフリップフ
ロップ回路ＦＦによって、カラムアドレスストローブ信
号ＣＡＳのロウレベルへの変化タイミングを基準にして
、それより前にライトイネーブル信号ＷＥがロウレベル
にされたか否かのタイミング識別動作を行うものとなる
。
このフリップフロップ回路ＦＦの出力信号Ｑは、アンド
（ＡＮＤ）ゲート回路Ｇの一方の入力端子にその制御信
号として供給される。このアンドゲート回路Ｇの他方の
入力端子には、ライトイネーブル信号ＷＥのレベルに従
って形成されたデータ出力バッファＤＯＢの動作制御タ
イミング信号φｒｗ’が供給される。このゲート回路Ｇ
の出力端子からデータ出力バッファＤＱＢに供給される
タイミング信号φｒｗが送出される。
（ＡＮＤ）ゲート回路Ｇの一方の入力端子にその制御信
号として供給される。このアンドゲート回路Ｇの他方の
入力端子には、ライトイネーブル信号ＷＥのレベルに従
って形成されたデータ出力バッファＤＯＢの動作制御タ
イミング信号φｒｗ’が供給される。このゲート回路Ｇ
の出力端子からデータ出力バッファＤＱＢに供給される
タイミング信号φｒｗが送出される。
次に、第３図に示したタイミング図に従って、その動作
の一例を説明する。
の一例を説明する。
ロウアドレスストローブ信号ＲＡＳがハイレベルからロ
ウレベルに変化すると、図示しないタイミング信号φａ
ｒが形成され、外部端子から供給されたアドレス偵゛号
をロウアドレス信号ＡＸとしてロウアドレスバッファＣ
−ＡＤＢは取り込み、それを保持する。この取り込まれ
たアドレス信号は、ロウデコーダＲ−Ｌ）ＣＲに供給さ
れる。ロウデコーダＲ−ＯＣＲは、上記アドレス信号を
デコードして、１つのワード線とこれに対応したダミー
ワード線の選択信号を形成し、図示しないワード線選択
タイミング信号φＸに同期してその選択動作を行う、こ
の後、センスアンプのタイミング信号φｐａ１．φｐａ
２ （図示せず）が形成され、相補データ線ＤＬ、Ｄ
Ｌに読み出されたメモリセルの記憶情報の増幅動作が行
われる。
ウレベルに変化すると、図示しないタイミング信号φａ
ｒが形成され、外部端子から供給されたアドレス偵゛号
をロウアドレス信号ＡＸとしてロウアドレスバッファＣ
−ＡＤＢは取り込み、それを保持する。この取り込まれ
たアドレス信号は、ロウデコーダＲ−Ｌ）ＣＲに供給さ
れる。ロウデコーダＲ−ＯＣＲは、上記アドレス信号を
デコードして、１つのワード線とこれに対応したダミー
ワード線の選択信号を形成し、図示しないワード線選択
タイミング信号φＸに同期してその選択動作を行う、こ
の後、センスアンプのタイミング信号φｐａ１．φｐａ
２ （図示せず）が形成され、相補データ線ＤＬ、Ｄ
Ｌに読み出されたメモリセルの記憶情報の増幅動作が行
われる。
次に、カラムアドレスストローブ信号ＣＡＳがハイレベ
ルからロウレベルに変化すると、図示しいないタイミン
グ信号ψａｃが形成され、外部端子から供給されたアド
レス信号をカラムアドレス信号としてカラムアドレスバ
ッファＣ−ＡＤＢは取り込む、このアドレスバッファＣ
−ＡＤＢは、スタティック型回路により構成されている
ので、上記カラムアドレスストローブ信号ＣＡＳがロウ
レベルであり続ける間、上記タイミング信号φａｃによ
って動作状態とされる。したがって、外部端子のアドレ
ス信号が切り替わると直ちにこれに応答して、内部相補
アドレス信号を形成してカラムデコーダＣ−ＤＣＨに供
給する。
ルからロウレベルに変化すると、図示しいないタイミン
グ信号ψａｃが形成され、外部端子から供給されたアド
レス信号をカラムアドレス信号としてカラムアドレスバ
ッファＣ−ＡＤＢは取り込む、このアドレスバッファＣ
−ＡＤＢは、スタティック型回路により構成されている
ので、上記カラムアドレスストローブ信号ＣＡＳがロウ
レベルであり続ける間、上記タイミング信号φａｃによ
って動作状態とされる。したがって、外部端子のアドレ
ス信号が切り替わると直ちにこれに応答して、内部相補
アドレス信号を形成してカラムデコーダＣ−ＤＣＨに供
給する。
カラムデコーダＣ−ＤＣＲは、カラムアドレスバッファ
Ｃ−ＡＤＢから供給された内部相補アドレス信号をデコ
ードして、データ線の選択信号を形成する。これにより
、選択されたデータ線と共通データ線とが結合される。
Ｃ−ＡＤＢから供給された内部相補アドレス信号をデコ
ードして、データ線の選択信号を形成する。これにより
、選択されたデータ線と共通データ線とが結合される。
いま、図示しないが、ライトイネーブル信号ＷＥがハイ
レベルのままならば、上記アドレス信号の切り換えに従
って、次々にデータ線の切り換えが行われるので、選択
されたデータ線に結合されたメモリセルの記憶情報が次
々に読み出される。
レベルのままならば、上記アドレス信号の切り換えに従
って、次々にデータ線の切り換えが行われるので、選択
されたデータ線に結合されたメモリセルの記憶情報が次
々に読み出される。
同図に実線で示すように、上記カラムアドレスストロー
ブ信号ＣＡＳより遅れてライトイネーブル信号ＷＥがロ
ウレベルになる書き込み動作モードでは、第２図に示し
たフリップフロップ回路ＦＦの出力信号Ｑは、上記ライ
トイネーブル信号ＷＥのハイレベルを保持するのでハイ
レベル（論理″１”）となる、これによってゲート回路
Ｇは、開いた状態にされる。したがって、ライトイネー
ブル信号ＷＥのレベルに従って形成されたデータ出力バ
ッファＤＯＢの動作タイミング信号φｒｗ’は、そのま
まタイミング信号φｒｗとしてデータ出力バッファＤＯ
Ｂに伝えられる。したがって、図示のように、ライトイ
ネーブル信号ＷＥがロウレベルになる前のハイレベルの
期間は、夕・Ｃミング信号φｒｗが形成されてデータ出
力バッファＤＯＢは動作状態になるので出力端子Ｄｏｕ
ｔからデータが出力される。
ブ信号ＣＡＳより遅れてライトイネーブル信号ＷＥがロ
ウレベルになる書き込み動作モードでは、第２図に示し
たフリップフロップ回路ＦＦの出力信号Ｑは、上記ライ
トイネーブル信号ＷＥのハイレベルを保持するのでハイ
レベル（論理″１”）となる、これによってゲート回路
Ｇは、開いた状態にされる。したがって、ライトイネー
ブル信号ＷＥのレベルに従って形成されたデータ出力バ
ッファＤＯＢの動作タイミング信号φｒｗ’は、そのま
まタイミング信号φｒｗとしてデータ出力バッファＤＯ
Ｂに伝えられる。したがって、図示のように、ライトイ
ネーブル信号ＷＥがロウレベルになる前のハイレベルの
期間は、夕・Ｃミング信号φｒｗが形成されてデータ出
力バッファＤＯＢは動作状態になるので出力端子Ｄｏｕ
ｔからデータが出力される。
次に、ライトイネーブル信号ＷＥがロウレベルにされる
と、上記タイミング信号φｒ−に代え、タイミング信号
φｒｗが形成されるので、データ入力バッファＤＩＢが
動作状態になり入力端子Ｄｉｎから供給されたデータは
、選択されたメモリセルに書き込まれる。
と、上記タイミング信号φｒ−に代え、タイミング信号
φｒｗが形成されるので、データ入力バッファＤＩＢが
動作状態になり入力端子Ｄｉｎから供給されたデータは
、選択されたメモリセルに書き込まれる。
以後、アドレスｆａ号と書き込みデータを供給しながら
、ライトイネーブル信号ＷＥをロウレベルにするたびに
選択されたメモリセルに次々に書き込みが行われる。こ
の時、上記選択されたメモリセルの記憶情報は、ライト
イネーブル信号ＷＥのハイレベルの毎に出力端子Ｄｏｕ
ｔから出力される。
、ライトイネーブル信号ＷＥをロウレベルにするたびに
選択されたメモリセルに次々に書き込みが行われる。こ
の時、上記選択されたメモリセルの記憶情報は、ライト
イネーブル信号ＷＥのハイレベルの毎に出力端子Ｄｏｕ
ｔから出力される。
このような動作モードでは、入力端子Ｄｉｎには書き込
みデータが次々に供給されるので、出力端子ＤｏｕＬか
らの読み出しデータとの競合を避けるため、上記入力端
子Ｄｉｎと出力端子Ｄｏｕｔとは、それぞれ設けられた
外部データバスに接続するというメモリシステムに使用
される。
みデータが次々に供給されるので、出力端子ＤｏｕＬか
らの読み出しデータとの競合を避けるため、上記入力端
子Ｄｉｎと出力端子Ｄｏｕｔとは、それぞれ設けられた
外部データバスに接続するというメモリシステムに使用
される。
一方、同図に点線で示すようにカラムアドレスストロー
ブ信ｑｃＡｓのロウレベルへの変化に先立ってライトイ
ネーブル信号ＷＥがロウレベルにされるという書き込み
動作モードでは、第２図のフリツブフロップ回路Ｆ’
Ｆば、上記ライトイネーブル信号ＷＥのロウレベルを取
り込むのでその出力信号Ｑをロウレベル（論理“Ｏ”）
にする。したがって、ゲート回路Ｇは閉じさせられるた
め、ライトイネーブル信号ＷＥに従って形成されるタイ
ミング信号φｒｗ° とは、無関係にデータ出力バッフ
ァＤＯＢ、に供給されるタイミング信号φｒ−はロウレ
ベルにされる。これによってデータ出力バッファＤＯＢ
は、その出力をハイインピーダンス状態とする。この状
態においては、ライトイネーブル信号ＷＥのロウレベル
の毎に形成されるタイミング信号φｒ−によってデータ
人力バッファＤＩＢは動作状態にされるので、上記同様
なカラムスタティック動作による連続書き込みを行うこ
とができる。このような動作モードでは、データ出力バ
ッファＤＯＢの出力がハイインピーダンス状態であるこ
とより、入力端子Ｄｉｎと出力端子ｐｏｕｔとを共通の
外部バスに接続するというメモリシステムを構成するこ
とができる。
ブ信ｑｃＡｓのロウレベルへの変化に先立ってライトイ
ネーブル信号ＷＥがロウレベルにされるという書き込み
動作モードでは、第２図のフリツブフロップ回路Ｆ’
Ｆば、上記ライトイネーブル信号ＷＥのロウレベルを取
り込むのでその出力信号Ｑをロウレベル（論理“Ｏ”）
にする。したがって、ゲート回路Ｇは閉じさせられるた
め、ライトイネーブル信号ＷＥに従って形成されるタイ
ミング信号φｒｗ° とは、無関係にデータ出力バッフ
ァＤＯＢ、に供給されるタイミング信号φｒ−はロウレ
ベルにされる。これによってデータ出力バッファＤＯＢ
は、その出力をハイインピーダンス状態とする。この状
態においては、ライトイネーブル信号ＷＥのロウレベル
の毎に形成されるタイミング信号φｒ−によってデータ
人力バッファＤＩＢは動作状態にされるので、上記同様
なカラムスタティック動作による連続書き込みを行うこ
とができる。このような動作モードでは、データ出力バ
ッファＤＯＢの出力がハイインピーダンス状態であるこ
とより、入力端子Ｄｉｎと出力端子ｐｏｕｔとを共通の
外部バスに接続するというメモリシステムを構成するこ
とができる。
また、読み出し動作ならば、データ人力バッファＤＩＢ
は、ライトイネーブル信号ＷＥのハイレベルに従って、
その出力をハイインピーダンス状態にするものであり、
上記入力端子Ｄｉｎと出力端子ＤＯｒｔとが共通接続さ
れた外部データバスには書き込みデータが供給されるこ
とはない。
は、ライトイネーブル信号ＷＥのハイレベルに従って、
その出力をハイインピーダンス状態にするものであり、
上記入力端子Ｄｉｎと出力端子ＤＯｒｔとが共通接続さ
れた外部データバスには書き込みデータが供給されるこ
とはない。
なお、図示しないが１．カラムアドレスストローブ信号
ＣＡＳが一旦ハイレベルのチップ非選択状態になると、
上記フリツブフロップ回路ＦＦは、リセットされるもの
である。
ＣＡＳが一旦ハイレベルのチップ非選択状態になると、
上記フリツブフロップ回路ＦＦは、リセットされるもの
である。
（１）カラムアドレスストローブ信号の変化タイミング
を基準にして、ライｉ・イネーブル信号の変化タイミン
グを識別してデータ出力バッファの動作を制御すること
により、２種類の書き込み動作モードを実現することが
できる。これによって、入力端子Ｄｌｎと出力端子Ｄｃ
ｕｔとを別々の外部データバスに接続して使用するとい
うメモリシステムと共通の外部データバスに接続して使
用するというメモリシステムの双方に利用することがで
きるという効果が得られる。
を基準にして、ライｉ・イネーブル信号の変化タイミン
グを識別してデータ出力バッファの動作を制御すること
により、２種類の書き込み動作モードを実現することが
できる。これによって、入力端子Ｄｌｎと出力端子Ｄｃ
ｕｔとを別々の外部データバスに接続して使用するとい
うメモリシステムと共通の外部データバスに接続して使
用するというメモリシステムの双方に利用することがで
きるという効果が得られる。
（２）上記（１）により、ダイブ・ミック型ＲＡ Ｍの
用途の拡大が図られるから、その量産性の向上を達成す
ることができるという効果が得られる。
用途の拡大が図られるから、その量産性の向上を達成す
ることができるという効果が得られる。
（３１上記（１）により、スタティックカラム形式のＲ
ＡＭをその入力端子と出力端子とを共通の外部データバ
スに接続したメモリシステムに利用できる。
ＡＭをその入力端子と出力端子とを共通の外部データバ
スに接続したメモリシステムに利用できる。
これにより、このような共通外部データバス形式のメモ
リシステムでもスタティックカラム形式のＲＡＭの特徴
である連続書き込み／読み出しが可能になるため、メモ
リＳ＊の向上を図ることができるという効果が得られる
。
リシステムでもスタティックカラム形式のＲＡＭの特徴
である連続書き込み／読み出しが可能になるため、メモ
リＳ＊の向上を図ることができるという効果が得られる
。
（４）エツジトリガ型のフリツブフロップ回路を用いて
カラムアドレスストローブ信号とライトイネーブル信号
とのタイミング関係を識別できるから、極めて簡単な回
路を追加するだけで上記（１１〜（３）の効果が得られ
る。
カラムアドレスストローブ信号とライトイネーブル信号
とのタイミング関係を識別できるから、極めて簡単な回
路を追加するだけで上記（１１〜（３）の効果が得られ
る。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、カラムアトＬ
・スストロープ信号ＣＡＳとライトイネーブル信号ＷＥ
のタイミング判定を行・う回路は、種々の実施形態を採
ることができるものである。また、カラムアドレススト
ローブ信号の名称は、実質的に共通の外部端子から多重
化された供給されるアドレス信号の識別を行うものであ
れば何であってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、カラムアトＬ
・スストロープ信号ＣＡＳとライトイネーブル信号ＷＥ
のタイミング判定を行・う回路は、種々の実施形態を採
ることができるものである。また、カラムアドレススト
ローブ信号の名称は、実質的に共通の外部端子から多重
化された供給されるアドレス信号の識別を行うものであ
れば何であってもよい。
この発明は、スタティックカラム形式のダイナミック型
ＲＡＭに広く利用できるものである。
ＲＡＭに広く利用できるものである。
第１図は、この発明に係るダイナミック型ＲＡＭの一実
施例を示″ｆ回路図、 第２図は、そのタイミング制御回路に含まれるタイミン
グ識別制御−１７１の一冥施例毫示す論理回路図、 第３図は、その動作の一例を示すタイミング図である。 ＭＡＲＹ・・メモリアレイ、ＭＣ・・メモリセル、ＤＣ
・・ダミーセル、ＣＷ・、・カラムスイッチ、ＳＡ・・
センスアンプ、ＡＲ・・アクティフリストア回路、Ｒ，
Ｃ−ＤＣＲ・・ロウ／カラムデコーダ、Ｒ，Ｃ−ＡＤＢ
・・ロウ／カラムアドレスバッファ、ＤＯＢ・・データ
出カバソファ、ＤＩＲ・・データ入力バッファ、ＴＣ・
・タイミング制御回路、ＦＦ・・フリンプフロップ回路
、第１図 ＾Ｙ［ｌ〜八へ１ 第２図 ＦＦ 第３図 ｅｎ
施例を示″ｆ回路図、 第２図は、そのタイミング制御回路に含まれるタイミン
グ識別制御−１７１の一冥施例毫示す論理回路図、 第３図は、その動作の一例を示すタイミング図である。 ＭＡＲＹ・・メモリアレイ、ＭＣ・・メモリセル、ＤＣ
・・ダミーセル、ＣＷ・、・カラムスイッチ、ＳＡ・・
センスアンプ、ＡＲ・・アクティフリストア回路、Ｒ，
Ｃ−ＤＣＲ・・ロウ／カラムデコーダ、Ｒ，Ｃ−ＡＤＢ
・・ロウ／カラムアドレスバッファ、ＤＯＢ・・データ
出カバソファ、ＤＩＲ・・データ入力バッファ、ＴＣ・
・タイミング制御回路、ＦＦ・・フリンプフロップ回路
、第１図 ＾Ｙ［ｌ〜八へ１ 第２図 ＦＦ 第３図 ｅｎ
Claims (1)
- 【特許請求の範囲】 １、ダイナミック型メモリセルがマトリックス配置され
て構成されたメモリアレイと、スタティック型回路によ
り構成されたカラム系選択回路と、ライトイネーブル信
号に従ってその動作状態が規定され、その入力端子がデ
ータ入力端子に結合されたデータ入力バッファ及びその
出力端子がデータ出力端子に結合されたデータ出力バッ
ファと、共通の外部端子を介して多重化されて供給され
たアドレス信号をカラムアドレス信号として内部回路に
伝えるアドレスストローブ信号とライトイネーブル信号
との供給タイミングを識別するタイミング識別回路と、
このタイミング識別回路によりライトイネーブル信号が
アドレスストローブ信号より早いタイミングで供給され
たことの識別出力によって、上記データ出力バッファの
動作を上記ライトイネーブル信号とは無関係に禁止させ
る回路機能とを含むことを特徴とするダイナミック型Ｒ
ＡＭ。 ２、上記タイミング識別回路は、そのクロック端子に上
記カラムアドレスストローブ信号が供給され、そのデー
タ入力端子に上記ライトイネーブル信号が供給されたエ
ッジトリガ型のフリップフロップ回路により構成される
ものであることを特徴とする特許請求の範囲第１項記載
のダイナミック型ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60058367A JPH0782746B2 (ja) | 1985-03-25 | 1985-03-25 | ダイナミツク型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60058367A JPH0782746B2 (ja) | 1985-03-25 | 1985-03-25 | ダイナミツク型ｒａｍ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6223171A Division JP2585978B2 (ja) | 1994-09-19 | 1994-09-19 | ダイナミック型ｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61217990A true JPS61217990A (ja) | 1986-09-27 |
| JPH0782746B2 JPH0782746B2 (ja) | 1995-09-06 |
Family
ID=13082352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60058367A Expired - Lifetime JPH0782746B2 (ja) | 1985-03-25 | 1985-03-25 | ダイナミツク型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0782746B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0428088A (ja) * | 1990-05-23 | 1992-01-30 | Samsung Electron Co Ltd | 半導体集積回路チップ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5975490A (ja) * | 1982-10-22 | 1984-04-28 | Hitachi Ltd | 半導体記憶装置 |
-
1985
- 1985-03-25 JP JP60058367A patent/JPH0782746B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5975490A (ja) * | 1982-10-22 | 1984-04-28 | Hitachi Ltd | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0428088A (ja) * | 1990-05-23 | 1992-01-30 | Samsung Electron Co Ltd | 半導体集積回路チップ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0782746B2 (ja) | 1995-09-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |