JP2585978B2 - ダイナミック型ｒａｍ - Google Patents
ダイナミック型ｒａｍInfo
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ダイナミック型ＲＡ
Ｍ（ランダム・アクセス・メモリ）に関するもので、カ
ラム系の選択回路がスタティック型回路によって構成さ
れたものに利用して有効な技術に関するものである。 【０００２】 【従来の技術】ダイナミック型ＲＡＭとして、カラムア
ドレスバッファ、カラムアドレスデコーダ等のカラム系
選択回路をスタティック型回路により構成したものが開
発されている。このダイナミック型ＲＡＭにあっては、
ロウアドレスを固定しておいて、カラムアドレスを順次
切り換えると、それに従ったメモリセルの選択が行える
ものとなる。ところが、このスタティックカラム形式の
ＲＡＭにあっては、ライトイネーブル信号がハイレベル
なら、自動的にデータ出力バッファが動作状態になり、
データ出力端子Ｄｏｕｔから信号が送出される。このた
め、入力端子Ｄｉｎと出力端子Ｄｏｕｔとを共通の外部
データバスに接続するようなメモリシステムには使用で
きないから、その用途が限定されてしまうものである。 【０００３】 【発明が解決しようとする課題】この発明の目的は、簡
単な構成によって出力機能の多様化を図ったダイナミッ
ク型ＲＡＭを提供することにある。 【０００４】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述および添付図面から明ら
かになるであろう。 【０００５】 【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、スタティックカラム形式の
ダイナミック型ＲＡＭにおいて、共通の外部端子を介し
て多重化されて供給されたアドレス信号のうち、それを
カラムアドレス信号として内部回路に伝えるアドレスス
トローブ信号とライトイネーブル信号との供給タイミン
グを識別するタイミング識別回路により形成されたライ
トイネーブル信号がアドレスストローブ信号より早いタ
イミングで供給されたことの識別出力によって、データ
出力バッファの動作を上記ライトイネーブル信号とは無
関係に禁止させるものである。 【０００６】 【実施例】図１には、この発明に係るダイナミック型Ｒ
ＡＭの一実施例の回路図が示されている。 【０００７】同図に示した実施例回路では、Ｎチャンネ
ルＭＯＳＦＥＴを代表とするＩＧＦＥＴ（Insulated Ga
te Field Effect Transistor)を例にして説明する。 【０００８】１ビットのメモリセルＭＣは、その代表と
して示されているようにアドレス選択用ＭＯＳＦＥＴＱ
ｍと、その一方の電極がＱｍに結合されその他方の電極
が回路の電源電圧レベルに維持される情報記憶キャパシ
タＣｓとからなり、論理“１”，“０”の情報はキャパ
シタＣｓに電荷が有るか無いかの形と対応して記憶され
る。 【０００９】情報の読み出しは、ＭＯＳＦＥＴＱｍをオ
ン状態にしてキャパシタＣｓを共通のデータ線ＤＬにつ
なぎ、データ線ＤＬの電位がキャパシタＣｓに蓄積され
た電荷量に応じてどのような変化が起きるかをセンスす
ることによって行なわれる。 【００１０】特に制限されないが、このような微少な信
号を検出するための基準としてダミーセルＤＣが設けら
れている。このダミーセルＤＣは、そのキャパシタＣｄ
の容量値がメモリセルＭＣのキャパシタＣｓのほぼ半分
であることを除き、メモリセルＭＣと同じ製造条件、同
じ設計定数で作られている。キャパシタＣｄは、アドレ
ッシングに先立って発生されたタイミング信号φｄを受
け、キャパシタＣｄと回路の接地点との間に配置された
ＭＯＳＦＥＴＱｄ´によって電源電圧に充電される。上
記のように、キャパシタＣｄは、キャパシタＣｓの約半
分の容量値に設定されているので、メモリセルＭＣから
の読み出し信号のほぼ半分に等しい基準電圧を形成する
ことになる。 【００１１】同図においてＳＡは、上記アドレッシング
により生じるこのような電位変化の差をタイミング信号
（センスアンプ制御信号）φｐａで決まるセンス期間に
拡大するセンスアンプであり、１対の平行に配置された
相補データ線ＤＬ，バー（反転記号を示す。以下同じ）
ＤＬにその入出力ノードが結合されている。このセンス
アンプＳＡは、一対の交差結線されたＭＯＳＦＥＴＱ
１，Ｑ２を有し、これらの正帰還作用により、相補デー
タ線ＤＬ，バーＤＬに現れた微少な信号を差動的に増幅
する。 【００１２】相補データ線ＤＬ，バーＤＬに結合される
メモリセルの数は、検出精度を上げるため等しくされ、
ＤＬ，バーＤＬのそれぞれに１個ずつのダミーセルが結
合されている。また、各メモリセルＭＣは、１本のワー
ド線ＷＬと相補対データ線の一方との間に結合される。
各ワード線ＷＬは双方のデータ線対と交差しているの
で、ワード線ＷＬに生じる雑音成分が静電結合によりデ
ータ線にのっても、その雑音成分が双方のデータ線対Ｄ
Ｌ，バーＤＬに等しく現れ、差動型のセンスアンプＳＡ
によって相殺される。 【００１３】上記アドレッシングにおいて、相補データ
線対ＤＬ，バーＤＬの一方に結合されたメモリセルＭＣ
が選択された場合、他方のデータ線には必ずダミーセル
ＤＣが結合されるように一対のダミーワード線ＤＷＬ，
バーＤＷＬの一方が選択される。 【００１４】上記のアドレッシングの際、一旦破壊され
たかかったメモリセルＭＣの記憶情報は、このセンス動
作によって得られたハイレベル若しくはロウレベルの電
位をそのまま受け取ることによって回復する。しかしな
がら、前述のようにハイレベルが電源電圧Ｖｃｃに対し
て一定以上落ち込むと、何回かの読み出し、再書込みを
繰り返しているうちに論理“０”として読み取られると
ころの誤動作が生じる。この誤動作を防ぐために設けら
れるのがアクティブリストア回路ＡＲである。このアク
ティブリストア回路ＡＲは、タイミング信号φｒｓによ
りロウレベルの信号に対して何ら影響を与えずハイレベ
ルの信号にのみ選択的に電源電圧Ｖｃｃの電位にブース
ト（昇圧）する働きがある。 【００１５】同図において代表として示されているデー
タ線対ＤＬ，バーＤＬは、カラムスイッチＣＷを構成す
るＭＯＳＦＥＴＱ３，Ｑ４を介してコモン相補データ線
対ＣＤＬ，バーＣＤＬに接続される。他の代表として示
されているデータ線対についても同様なＭＯＳＦＥＴＱ
５，Ｑ６を介してコモン相補データ線対ＣＤＬ，バーＣ
ＤＬに接続される。このコモン相補データ線対ＣＤＬ，
バーＣＤＬには、後述するようにメインアンプ及び出力
回路とを含むデータ出力バッファとデータ入力バッファ
とからなる入出力回路Ｉ／Ｏの一方の端子に接続され
る。 【００１６】ロウデコーダ及びカラムデコーダＲ，Ｃ−
ＤＣＲは、ロウアドレスバッファ及びカラムアドレスバ
ッファＲ，Ｃ−ＡＤＢで形成された内部相補アドレス信
号を受けて、１本のワード線及びダミーワード線並びに
カラムスイッチ選択信号を形成してメモリセル及びダミ
ーセルのアドレッシングを行う。すなわち、ロウアドレ
スストローブ信号バーＲＡＳにより形成されたタイミン
グ信号φａｒに同期してロウアドレスバッファＲ−ＡＤ
Ｂは、外部端子を通して供給されたアドレス信号ＡＸ０
〜ＡＸｎを取込み、それを保持するとともにロウデコー
ダＲ−ＤＣＲに伝える。ロウデコーダＲ−ＤＣＲは、上
記伝えられたアドレス信号をデコードしてワード線選択
タイミング信号φｘにより所定のワード線及びダミーワ
ード線選択動作を行う。 【００１７】一方、カラムアドレスバッファＣ−ＡＤＢ
は、カラムアドレスストローブ信号バーＣＡＳにより形
成されたタイミング信号φａｃにより動作状態にされる
スタティック型回路により構成される。これにより、外
部端子を通して供給されたアドレス信号ＡＹ０〜ＡＹｎ
に従った内部相補アドレス信号を形成して、同様にスタ
ティック型回路により構成されたカラムデコーダＣ−Ｄ
ＣＲに伝える。カラムデコーダＣ−ＤＣＲは、上記伝え
られたアドレス信号をデコードしてデータ線選択タイミ
ング信号φｙによりデータ線の選択動作を行う。 【００１８】タイミング制御回路ＴＣは、外部端子を通
して供給されたロウアドレスストローブ信号バーＲＡ
Ｓ，カラムアドレスストローブ信号バーＣＡＳ及びライ
トイネーブル信号バーＷＥを受けて、上記各種内部タイ
ミング信号を形成する。この実施例では、上記ＲＡＭの
出力機能の多様化を図るため、このタイミング制御回路
ＴＣには、次のようなタイミング識別及び制御回路が設
けられる。 【００１９】図２には、上記タイミング識別及び制御回
路の一実施例の論理回路図が示されている。 【００２０】この実施例では、２種類の書き込みモード
の設定を行うため、上記ライトイネーブル信号バーＷＥ
（又はライトイネーブル信号バーＷＥによって形成され
た内部信号でもよい）は、エッジトリガ型のフリップフ
ロップ回路ＦＦの入力端子Ｄに供給される。また、上記
カラムアドレスストローブ信号バーＣＡＳ（又はカラム
アドレスストローブ信号バーＣＡＳによって形成された
内部信号でもよい）は、上記フリップフロップ回路ＦＦ
のクロック端子ＣＫに供給される。このフリップフロッ
プ回路ＦＦは、上記クロック端子ＣＫに供給されるタイ
ミング信号がハイレベルからロウレベルに変化するエッ
ジに同期して、上記入力端子Ｄに供給された信号の取り
込みを行うものである。したがって、このフリップフロ
ップ回路ＦＦによって、カラムアドレスストローブ信号
バーＣＡＳのロウレベルへの変化タイミングを基準にし
て、それより前にライトイネーブル信号バーＷＥがロウ
レベルにされたか否かタイミング識別動作を行うものと
なる。 【００２１】このフリップフロップ回路ＦＦの出力信号
Ｑは、アンド（ＡＮＤ）ゲート回路Ｇの一方の入力端子
にその制御信号として供給される。このアンドゲート回
路Ｇの他方の入力端子には、ライトイネーブル信号バー
ＷＥのレベルに従って形成されたデータ出力バッファＤ
ＯＢの動作制御タイミング信号バーφｒｗ´が供給され
る。このゲート回路Ｇの出力端子からデータ出力バッフ
ァＤＯＢに供給されるタイミング信号φｒｗが送出され
る。 【００２２】次に、図３に示したタイミング図に従っ
て、その動作の一例を説明する。 【００２３】ロウアドレスストローブ信号バーＲＡＳが
ハイレベルからロウレベルに変化すると、図示しないタ
イミング信号φａｒが形成され、外部端子から供給され
たアドレス信号をロウアドレス信号ＡＸとしてロウアド
レスバッファＣ−ＡＤＢは取り込み、それを保持する。
この取り込まれたアドレス信号は、ロウデコーダＲ−Ｄ
ＣＲに供給される。ロウデコーダＲ−ＤＣＲは、上記ア
ドレス信号をデコードして、１つのワード線とこれに対
応したダミーワード線の選択信号を形成し、図示しない
ワード線選択タイミング信号φｘに同期してその選択動
作を行う。この後、センスアンプのタイミング信号φｐ
ａ１，φｐａ２（図示せず）が形成され、相補データ線
ＤＬ，バーＤＬに読み出されたメモリセルの記憶情報の
増幅動作が行われる。 【００２４】次に、カラムアドレスストローブ信号バー
ＣＡＳがハイレベルからロウレベルに変化すると、図示
しないタイミング信号φａｃが形成され、外部端子から
供給されたアドレス信号をカラムアドレス信号としてカ
ラムアドレスバッファＣ−ＡＤＢは取り込む。このアド
レスバッファＣ−ＡＤＢは、スタティック型回路により
構成されているので、上記カラムアドレスストローブ信
号バーＣＡＳがロウレベルであり続ける間、上記タイミ
ング信号φａｃによって動作状態とされる。したがっ
て、外部端子のアドレス信号が切り替わると直ちにこれ
に応答して、内部相補アドレス信号を形成してカラムデ
コーダＣ−ＤＣＲに供給する。 【００２５】カラムデコーダＣ−ＤＣＲは、カラムアド
レスバッファＣ−ＡＤＢから供給された内部相補アドレ
ス信号をデコードして、データ線の選択信号を形成す
る。これにより、選択されたデータ線と共通データ線と
が結合される。 【００２６】いま、図示しないが、ライトイネーブル信
号バーＷＥがハイレベルのままならば、上記アドレス信
号の切り換えに従って、次々にデータ線の切り換えが行
われるので、選択されたデータ線に結合されたメモリセ
ルの記憶情報が次々に読み出される。 【００２７】同図に実線で示すように、上記カラムアド
レスストローブ信号バーＣＡＳより遅れてライトイネー
ブル信号バーＷＥがロウレベルになる書き込み動作モー
ドでは、図２に示したフリップフロップ回路ＦＦの出力
信号Ｑは、上記ライトイネーブル信号バーＷＥのハイレ
ベルを保持するのでハイレベル（論理“１”）となる。
これによってゲート回路Ｇは、開いた状態にされる。し
たがって、ライトイネーブル信号バーＷＥのレベルに従
って形成されたデータ出力バッファＤＯＢの動作タイミ
ング信号バーφｒｗ´は、そのままタイミング信号バー
φｒｗとしてデータ出力バッファＤＯＢに伝えられる。
したがって、図示のように、ライトイネーブル信号バー
ＷＥがロウレベルになる前のハイレベルの期間は、タイ
ミング信号バーφｒｗが形成されてデータ出力バッファ
ＤＯＢは動作状態になるので出力端子Ｄｏｕｔからデー
タが出力される。 【００２８】次にライトイネーブル信号バーＷＥがロウ
レベルにされると、上記タイミング信号バーφｒｗに代
え、タイミング信号φｒｗが形成されるので、データ入
力バッファＤＩＢが動作状態になり入力端子Ｄｉｎから
供給されたデータは、選択されたメモリセルに書き込ま
れる。 【００２９】以後、アドレス信号と書き込みデータを供
給しながら、ライトイネーブル信号バーＷＥをロウレベ
ルにするたびに選択されたメモリセルに次々に書き込み
が行われる。この時、上記選択されたメモリセルの記憶
情報は、ライトイネーブル信号バーＷＥのハイレベルの
毎に出力端子Ｄｏｕｔから出力される。このような動作
モードでは、入力端子Ｄｉｎには書き込みデータが次々
に供給されるので、出力端子Ｄｏｕｔからの読み出しデ
ータとの競合を避けるため、上記入力端子Ｄｉｎと出力
端子Ｄｏｕｔとは、それぞれ設けられた外部データバス
に接続するというメモリシステムに使用される。 【００３０】一方、同図に点線で示すようにカラムアド
レスストローブ信号バーＣＡＳのロウレベルの変化に先
立ってライトイネーブル信号バーＷＥがロウレベルにさ
れるという書き込み動作モードでは、図２のフリップフ
ロップ回路ＦＦは、上記ライトイネーブル信号バーＷＥ
のロウレベルを取り込むのでその出力信号Ｑをロウレベ
ル（論理“０”）にする。したがって、ゲート回路Ｇは
閉じさせられるため、ライトイネーブル信号バーＷＥに
従って形成されるタイミング信号バーφｒｗ´とは、無
関係にデータ出力バッファＤＯＢに供給されるタイミン
グ信号φｒｗはロウレベルにされる。これによってデー
タ出力バッファＤＯＢは、その出力をハイインピーダン
ス状態とする。この状態においては、ライトイネーブル
信号バーＷＥのロウレベルの毎に形成されるタイミング
信号φｒｗによってデータ入力バッファＤＩＢは動作状
態にされるので、上記同様なカラムスタティック動作に
よる連続書き込みを行うことができる。このような動作
モードでは、データ出力バッファＤＯＢの出力がハイイ
ンピーダンス状態であることより、入力端子Ｄｉｎと出
力端子Ｄｏｕｔとを共通の外部バスに接続するというメ
モリシステムを構成することができる。 【００３１】また、読み出し動作ならば、データ入力バ
ッファＤＩＢは、ライトイネーブル信号バーＷＥのハイ
レベルに従って、その出力をハイインピーダンス状態に
するものであり、上記入力端子Ｄｉｎと出力端子Ｄｏｕ
ｔとが共通接続された外部データバスには書き込みデー
タが供給されることはない。 【００３２】なお、図示しないが、カラムアドレススト
ローブ信号バーＣＡＳが一旦ハイレベルのチップ非選択
状態になると、上記フリップフロップ回路ＦＦは、リセ
ットされるものである。 【００３３】 【発明の効果】 （１）カラムアドレスストローブ信号の変化タイミング
を基準にして、ライトイネーブル信号の変化タイミング
を識別してデータ出力バッファの動作を制御することに
より、２種類の書き込み動作モードを実現することがで
きる。これによって、入力端子Ｄｉｎと出力端子Ｄｏｕ
ｔとを別々の外部データバスに接続して使用するという
メモリシステムと共通の外部データバスに接続して使用
するというメモリシステムの双方に利用することができ
るという効果が得られる。 【００３４】（２）上記（１）により、ダイナミック型
ＲＡＭの用途の拡大が図られるから、その量産性の向上
を達成することができるという効果が得られる。 【００３５】（３）上記（１）により、スタティックカ
ラム形式のＲＡＭをその入力端子と出力端子とを共通の
外部データバスに接続したメモリシステムに利用でき
る。これにより、このような共通外部データバス形式の
メモリシステムでもスタティックカラム形式のＲＡＭの
特徴である連続書き込み／読み出しが可能になるため、
メモリ機能の向上を図ることができるという効果が得ら
れる。 【００３６】（４）エッジトリガ型のフリップフロップ
回路を用いてカラムアドレスストローブ信号とライトイ
ネーブル信号とのタイミング関係を識別できるから、極
めて簡単な回路を追加するだけで上記（１）〜（３）の
効果が得られる。 【００３７】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、この発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
カラムアドレスストローブ信号ＣＡＳとライトイネーブ
ル信号ＷＥのタイミング判定を行う回路は、種々の実施
形態を採ることができるものである。また、カラムアド
レスストローブ信号の名称は、実質的に共通の外部端子
から多重化された供給されるアドレス信号の識別を行う
ものであれば何であってもよい。 【００３８】この発明は、スタティックカラム形式のダ
イナミック型ＲＡＭに広く利用できるものものである。
Ｍ（ランダム・アクセス・メモリ）に関するもので、カ
ラム系の選択回路がスタティック型回路によって構成さ
れたものに利用して有効な技術に関するものである。 【０００２】 【従来の技術】ダイナミック型ＲＡＭとして、カラムア
ドレスバッファ、カラムアドレスデコーダ等のカラム系
選択回路をスタティック型回路により構成したものが開
発されている。このダイナミック型ＲＡＭにあっては、
ロウアドレスを固定しておいて、カラムアドレスを順次
切り換えると、それに従ったメモリセルの選択が行える
ものとなる。ところが、このスタティックカラム形式の
ＲＡＭにあっては、ライトイネーブル信号がハイレベル
なら、自動的にデータ出力バッファが動作状態になり、
データ出力端子Ｄｏｕｔから信号が送出される。このた
め、入力端子Ｄｉｎと出力端子Ｄｏｕｔとを共通の外部
データバスに接続するようなメモリシステムには使用で
きないから、その用途が限定されてしまうものである。 【０００３】 【発明が解決しようとする課題】この発明の目的は、簡
単な構成によって出力機能の多様化を図ったダイナミッ
ク型ＲＡＭを提供することにある。 【０００４】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述および添付図面から明ら
かになるであろう。 【０００５】 【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、スタティックカラム形式の
ダイナミック型ＲＡＭにおいて、共通の外部端子を介し
て多重化されて供給されたアドレス信号のうち、それを
カラムアドレス信号として内部回路に伝えるアドレスス
トローブ信号とライトイネーブル信号との供給タイミン
グを識別するタイミング識別回路により形成されたライ
トイネーブル信号がアドレスストローブ信号より早いタ
イミングで供給されたことの識別出力によって、データ
出力バッファの動作を上記ライトイネーブル信号とは無
関係に禁止させるものである。 【０００６】 【実施例】図１には、この発明に係るダイナミック型Ｒ
ＡＭの一実施例の回路図が示されている。 【０００７】同図に示した実施例回路では、Ｎチャンネ
ルＭＯＳＦＥＴを代表とするＩＧＦＥＴ（Insulated Ga
te Field Effect Transistor)を例にして説明する。 【０００８】１ビットのメモリセルＭＣは、その代表と
して示されているようにアドレス選択用ＭＯＳＦＥＴＱ
ｍと、その一方の電極がＱｍに結合されその他方の電極
が回路の電源電圧レベルに維持される情報記憶キャパシ
タＣｓとからなり、論理“１”，“０”の情報はキャパ
シタＣｓに電荷が有るか無いかの形と対応して記憶され
る。 【０００９】情報の読み出しは、ＭＯＳＦＥＴＱｍをオ
ン状態にしてキャパシタＣｓを共通のデータ線ＤＬにつ
なぎ、データ線ＤＬの電位がキャパシタＣｓに蓄積され
た電荷量に応じてどのような変化が起きるかをセンスす
ることによって行なわれる。 【００１０】特に制限されないが、このような微少な信
号を検出するための基準としてダミーセルＤＣが設けら
れている。このダミーセルＤＣは、そのキャパシタＣｄ
の容量値がメモリセルＭＣのキャパシタＣｓのほぼ半分
であることを除き、メモリセルＭＣと同じ製造条件、同
じ設計定数で作られている。キャパシタＣｄは、アドレ
ッシングに先立って発生されたタイミング信号φｄを受
け、キャパシタＣｄと回路の接地点との間に配置された
ＭＯＳＦＥＴＱｄ´によって電源電圧に充電される。上
記のように、キャパシタＣｄは、キャパシタＣｓの約半
分の容量値に設定されているので、メモリセルＭＣから
の読み出し信号のほぼ半分に等しい基準電圧を形成する
ことになる。 【００１１】同図においてＳＡは、上記アドレッシング
により生じるこのような電位変化の差をタイミング信号
（センスアンプ制御信号）φｐａで決まるセンス期間に
拡大するセンスアンプであり、１対の平行に配置された
相補データ線ＤＬ，バー（反転記号を示す。以下同じ）
ＤＬにその入出力ノードが結合されている。このセンス
アンプＳＡは、一対の交差結線されたＭＯＳＦＥＴＱ
１，Ｑ２を有し、これらの正帰還作用により、相補デー
タ線ＤＬ，バーＤＬに現れた微少な信号を差動的に増幅
する。 【００１２】相補データ線ＤＬ，バーＤＬに結合される
メモリセルの数は、検出精度を上げるため等しくされ、
ＤＬ，バーＤＬのそれぞれに１個ずつのダミーセルが結
合されている。また、各メモリセルＭＣは、１本のワー
ド線ＷＬと相補対データ線の一方との間に結合される。
各ワード線ＷＬは双方のデータ線対と交差しているの
で、ワード線ＷＬに生じる雑音成分が静電結合によりデ
ータ線にのっても、その雑音成分が双方のデータ線対Ｄ
Ｌ，バーＤＬに等しく現れ、差動型のセンスアンプＳＡ
によって相殺される。 【００１３】上記アドレッシングにおいて、相補データ
線対ＤＬ，バーＤＬの一方に結合されたメモリセルＭＣ
が選択された場合、他方のデータ線には必ずダミーセル
ＤＣが結合されるように一対のダミーワード線ＤＷＬ，
バーＤＷＬの一方が選択される。 【００１４】上記のアドレッシングの際、一旦破壊され
たかかったメモリセルＭＣの記憶情報は、このセンス動
作によって得られたハイレベル若しくはロウレベルの電
位をそのまま受け取ることによって回復する。しかしな
がら、前述のようにハイレベルが電源電圧Ｖｃｃに対し
て一定以上落ち込むと、何回かの読み出し、再書込みを
繰り返しているうちに論理“０”として読み取られると
ころの誤動作が生じる。この誤動作を防ぐために設けら
れるのがアクティブリストア回路ＡＲである。このアク
ティブリストア回路ＡＲは、タイミング信号φｒｓによ
りロウレベルの信号に対して何ら影響を与えずハイレベ
ルの信号にのみ選択的に電源電圧Ｖｃｃの電位にブース
ト（昇圧）する働きがある。 【００１５】同図において代表として示されているデー
タ線対ＤＬ，バーＤＬは、カラムスイッチＣＷを構成す
るＭＯＳＦＥＴＱ３，Ｑ４を介してコモン相補データ線
対ＣＤＬ，バーＣＤＬに接続される。他の代表として示
されているデータ線対についても同様なＭＯＳＦＥＴＱ
５，Ｑ６を介してコモン相補データ線対ＣＤＬ，バーＣ
ＤＬに接続される。このコモン相補データ線対ＣＤＬ，
バーＣＤＬには、後述するようにメインアンプ及び出力
回路とを含むデータ出力バッファとデータ入力バッファ
とからなる入出力回路Ｉ／Ｏの一方の端子に接続され
る。 【００１６】ロウデコーダ及びカラムデコーダＲ，Ｃ−
ＤＣＲは、ロウアドレスバッファ及びカラムアドレスバ
ッファＲ，Ｃ−ＡＤＢで形成された内部相補アドレス信
号を受けて、１本のワード線及びダミーワード線並びに
カラムスイッチ選択信号を形成してメモリセル及びダミ
ーセルのアドレッシングを行う。すなわち、ロウアドレ
スストローブ信号バーＲＡＳにより形成されたタイミン
グ信号φａｒに同期してロウアドレスバッファＲ−ＡＤ
Ｂは、外部端子を通して供給されたアドレス信号ＡＸ０
〜ＡＸｎを取込み、それを保持するとともにロウデコー
ダＲ−ＤＣＲに伝える。ロウデコーダＲ−ＤＣＲは、上
記伝えられたアドレス信号をデコードしてワード線選択
タイミング信号φｘにより所定のワード線及びダミーワ
ード線選択動作を行う。 【００１７】一方、カラムアドレスバッファＣ−ＡＤＢ
は、カラムアドレスストローブ信号バーＣＡＳにより形
成されたタイミング信号φａｃにより動作状態にされる
スタティック型回路により構成される。これにより、外
部端子を通して供給されたアドレス信号ＡＹ０〜ＡＹｎ
に従った内部相補アドレス信号を形成して、同様にスタ
ティック型回路により構成されたカラムデコーダＣ−Ｄ
ＣＲに伝える。カラムデコーダＣ−ＤＣＲは、上記伝え
られたアドレス信号をデコードしてデータ線選択タイミ
ング信号φｙによりデータ線の選択動作を行う。 【００１８】タイミング制御回路ＴＣは、外部端子を通
して供給されたロウアドレスストローブ信号バーＲＡ
Ｓ，カラムアドレスストローブ信号バーＣＡＳ及びライ
トイネーブル信号バーＷＥを受けて、上記各種内部タイ
ミング信号を形成する。この実施例では、上記ＲＡＭの
出力機能の多様化を図るため、このタイミング制御回路
ＴＣには、次のようなタイミング識別及び制御回路が設
けられる。 【００１９】図２には、上記タイミング識別及び制御回
路の一実施例の論理回路図が示されている。 【００２０】この実施例では、２種類の書き込みモード
の設定を行うため、上記ライトイネーブル信号バーＷＥ
（又はライトイネーブル信号バーＷＥによって形成され
た内部信号でもよい）は、エッジトリガ型のフリップフ
ロップ回路ＦＦの入力端子Ｄに供給される。また、上記
カラムアドレスストローブ信号バーＣＡＳ（又はカラム
アドレスストローブ信号バーＣＡＳによって形成された
内部信号でもよい）は、上記フリップフロップ回路ＦＦ
のクロック端子ＣＫに供給される。このフリップフロッ
プ回路ＦＦは、上記クロック端子ＣＫに供給されるタイ
ミング信号がハイレベルからロウレベルに変化するエッ
ジに同期して、上記入力端子Ｄに供給された信号の取り
込みを行うものである。したがって、このフリップフロ
ップ回路ＦＦによって、カラムアドレスストローブ信号
バーＣＡＳのロウレベルへの変化タイミングを基準にし
て、それより前にライトイネーブル信号バーＷＥがロウ
レベルにされたか否かタイミング識別動作を行うものと
なる。 【００２１】このフリップフロップ回路ＦＦの出力信号
Ｑは、アンド（ＡＮＤ）ゲート回路Ｇの一方の入力端子
にその制御信号として供給される。このアンドゲート回
路Ｇの他方の入力端子には、ライトイネーブル信号バー
ＷＥのレベルに従って形成されたデータ出力バッファＤ
ＯＢの動作制御タイミング信号バーφｒｗ´が供給され
る。このゲート回路Ｇの出力端子からデータ出力バッフ
ァＤＯＢに供給されるタイミング信号φｒｗが送出され
る。 【００２２】次に、図３に示したタイミング図に従っ
て、その動作の一例を説明する。 【００２３】ロウアドレスストローブ信号バーＲＡＳが
ハイレベルからロウレベルに変化すると、図示しないタ
イミング信号φａｒが形成され、外部端子から供給され
たアドレス信号をロウアドレス信号ＡＸとしてロウアド
レスバッファＣ−ＡＤＢは取り込み、それを保持する。
この取り込まれたアドレス信号は、ロウデコーダＲ−Ｄ
ＣＲに供給される。ロウデコーダＲ−ＤＣＲは、上記ア
ドレス信号をデコードして、１つのワード線とこれに対
応したダミーワード線の選択信号を形成し、図示しない
ワード線選択タイミング信号φｘに同期してその選択動
作を行う。この後、センスアンプのタイミング信号φｐ
ａ１，φｐａ２（図示せず）が形成され、相補データ線
ＤＬ，バーＤＬに読み出されたメモリセルの記憶情報の
増幅動作が行われる。 【００２４】次に、カラムアドレスストローブ信号バー
ＣＡＳがハイレベルからロウレベルに変化すると、図示
しないタイミング信号φａｃが形成され、外部端子から
供給されたアドレス信号をカラムアドレス信号としてカ
ラムアドレスバッファＣ−ＡＤＢは取り込む。このアド
レスバッファＣ−ＡＤＢは、スタティック型回路により
構成されているので、上記カラムアドレスストローブ信
号バーＣＡＳがロウレベルであり続ける間、上記タイミ
ング信号φａｃによって動作状態とされる。したがっ
て、外部端子のアドレス信号が切り替わると直ちにこれ
に応答して、内部相補アドレス信号を形成してカラムデ
コーダＣ−ＤＣＲに供給する。 【００２５】カラムデコーダＣ−ＤＣＲは、カラムアド
レスバッファＣ−ＡＤＢから供給された内部相補アドレ
ス信号をデコードして、データ線の選択信号を形成す
る。これにより、選択されたデータ線と共通データ線と
が結合される。 【００２６】いま、図示しないが、ライトイネーブル信
号バーＷＥがハイレベルのままならば、上記アドレス信
号の切り換えに従って、次々にデータ線の切り換えが行
われるので、選択されたデータ線に結合されたメモリセ
ルの記憶情報が次々に読み出される。 【００２７】同図に実線で示すように、上記カラムアド
レスストローブ信号バーＣＡＳより遅れてライトイネー
ブル信号バーＷＥがロウレベルになる書き込み動作モー
ドでは、図２に示したフリップフロップ回路ＦＦの出力
信号Ｑは、上記ライトイネーブル信号バーＷＥのハイレ
ベルを保持するのでハイレベル（論理“１”）となる。
これによってゲート回路Ｇは、開いた状態にされる。し
たがって、ライトイネーブル信号バーＷＥのレベルに従
って形成されたデータ出力バッファＤＯＢの動作タイミ
ング信号バーφｒｗ´は、そのままタイミング信号バー
φｒｗとしてデータ出力バッファＤＯＢに伝えられる。
したがって、図示のように、ライトイネーブル信号バー
ＷＥがロウレベルになる前のハイレベルの期間は、タイ
ミング信号バーφｒｗが形成されてデータ出力バッファ
ＤＯＢは動作状態になるので出力端子Ｄｏｕｔからデー
タが出力される。 【００２８】次にライトイネーブル信号バーＷＥがロウ
レベルにされると、上記タイミング信号バーφｒｗに代
え、タイミング信号φｒｗが形成されるので、データ入
力バッファＤＩＢが動作状態になり入力端子Ｄｉｎから
供給されたデータは、選択されたメモリセルに書き込ま
れる。 【００２９】以後、アドレス信号と書き込みデータを供
給しながら、ライトイネーブル信号バーＷＥをロウレベ
ルにするたびに選択されたメモリセルに次々に書き込み
が行われる。この時、上記選択されたメモリセルの記憶
情報は、ライトイネーブル信号バーＷＥのハイレベルの
毎に出力端子Ｄｏｕｔから出力される。このような動作
モードでは、入力端子Ｄｉｎには書き込みデータが次々
に供給されるので、出力端子Ｄｏｕｔからの読み出しデ
ータとの競合を避けるため、上記入力端子Ｄｉｎと出力
端子Ｄｏｕｔとは、それぞれ設けられた外部データバス
に接続するというメモリシステムに使用される。 【００３０】一方、同図に点線で示すようにカラムアド
レスストローブ信号バーＣＡＳのロウレベルの変化に先
立ってライトイネーブル信号バーＷＥがロウレベルにさ
れるという書き込み動作モードでは、図２のフリップフ
ロップ回路ＦＦは、上記ライトイネーブル信号バーＷＥ
のロウレベルを取り込むのでその出力信号Ｑをロウレベ
ル（論理“０”）にする。したがって、ゲート回路Ｇは
閉じさせられるため、ライトイネーブル信号バーＷＥに
従って形成されるタイミング信号バーφｒｗ´とは、無
関係にデータ出力バッファＤＯＢに供給されるタイミン
グ信号φｒｗはロウレベルにされる。これによってデー
タ出力バッファＤＯＢは、その出力をハイインピーダン
ス状態とする。この状態においては、ライトイネーブル
信号バーＷＥのロウレベルの毎に形成されるタイミング
信号φｒｗによってデータ入力バッファＤＩＢは動作状
態にされるので、上記同様なカラムスタティック動作に
よる連続書き込みを行うことができる。このような動作
モードでは、データ出力バッファＤＯＢの出力がハイイ
ンピーダンス状態であることより、入力端子Ｄｉｎと出
力端子Ｄｏｕｔとを共通の外部バスに接続するというメ
モリシステムを構成することができる。 【００３１】また、読み出し動作ならば、データ入力バ
ッファＤＩＢは、ライトイネーブル信号バーＷＥのハイ
レベルに従って、その出力をハイインピーダンス状態に
するものであり、上記入力端子Ｄｉｎと出力端子Ｄｏｕ
ｔとが共通接続された外部データバスには書き込みデー
タが供給されることはない。 【００３２】なお、図示しないが、カラムアドレススト
ローブ信号バーＣＡＳが一旦ハイレベルのチップ非選択
状態になると、上記フリップフロップ回路ＦＦは、リセ
ットされるものである。 【００３３】 【発明の効果】 （１）カラムアドレスストローブ信号の変化タイミング
を基準にして、ライトイネーブル信号の変化タイミング
を識別してデータ出力バッファの動作を制御することに
より、２種類の書き込み動作モードを実現することがで
きる。これによって、入力端子Ｄｉｎと出力端子Ｄｏｕ
ｔとを別々の外部データバスに接続して使用するという
メモリシステムと共通の外部データバスに接続して使用
するというメモリシステムの双方に利用することができ
るという効果が得られる。 【００３４】（２）上記（１）により、ダイナミック型
ＲＡＭの用途の拡大が図られるから、その量産性の向上
を達成することができるという効果が得られる。 【００３５】（３）上記（１）により、スタティックカ
ラム形式のＲＡＭをその入力端子と出力端子とを共通の
外部データバスに接続したメモリシステムに利用でき
る。これにより、このような共通外部データバス形式の
メモリシステムでもスタティックカラム形式のＲＡＭの
特徴である連続書き込み／読み出しが可能になるため、
メモリ機能の向上を図ることができるという効果が得ら
れる。 【００３６】（４）エッジトリガ型のフリップフロップ
回路を用いてカラムアドレスストローブ信号とライトイ
ネーブル信号とのタイミング関係を識別できるから、極
めて簡単な回路を追加するだけで上記（１）〜（３）の
効果が得られる。 【００３７】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、この発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
カラムアドレスストローブ信号ＣＡＳとライトイネーブ
ル信号ＷＥのタイミング判定を行う回路は、種々の実施
形態を採ることができるものである。また、カラムアド
レスストローブ信号の名称は、実質的に共通の外部端子
から多重化された供給されるアドレス信号の識別を行う
ものであれば何であってもよい。 【００３８】この発明は、スタティックカラム形式のダ
イナミック型ＲＡＭに広く利用できるものものである。
【図面の簡単な説明】
【図１】この発明に係るダイナミック型ＲＡＭの一実施
例を示す回路図、 【図２】そのタイミング制御回路に含まれるタイミング
識別制御回路の一実施例を示す論理回路図、 【図３】その動作の一例を示すタイミング図である。 【符号の説明】 ＭＡＲＹ…メモリアレイ、ＭＣ…メモリセル、ＤＣ…ダ
ミーセル、ＣＷ…カラムスイッチ、ＳＡ…センスアン
プ、ＡＲ…アクティブリストア回路、Ｒ，Ｃ−ＤＣＲ…
ロウ／カラムデコーダ、Ｒ，Ｃ−ＡＤＢ…ロウ／カラム
アドレスバッファ、ＤＯＢ…データ出力バッファ、ＤＩ
Ｂ…データ入力バッファ、ＴＣ…タイミング制御回路、
ＦＦ…フリップフロップ回路、Ｇ…ゲート回路。
例を示す回路図、 【図２】そのタイミング制御回路に含まれるタイミング
識別制御回路の一実施例を示す論理回路図、 【図３】その動作の一例を示すタイミング図である。 【符号の説明】 ＭＡＲＹ…メモリアレイ、ＭＣ…メモリセル、ＤＣ…ダ
ミーセル、ＣＷ…カラムスイッチ、ＳＡ…センスアン
プ、ＡＲ…アクティブリストア回路、Ｒ，Ｃ−ＤＣＲ…
ロウ／カラムデコーダ、Ｒ，Ｃ−ＡＤＢ…ロウ／カラム
アドレスバッファ、ＤＯＢ…データ出力バッファ、ＤＩ
Ｂ…データ入力バッファ、ＴＣ…タイミング制御回路、
ＦＦ…フリップフロップ回路、Ｇ…ゲート回路。
Claims (1)
- (57)【特許請求の範囲】 １． ダイナミック型メモリセルがマトリックス配置さ
れて構成されたメモリアレイと、 外部から受けるカラムアドレスストローブ信号に基づい
て動作状態にされるカラムアドレスバッファ及びカラム
アドレスデコーダと、 タイミング識別回路の出力信号によって制御されて、外
部端子からのデータを内部へ取り込むデータ入力バッフ
ァ並びに上記メモリセルに記憶されているデータを外部
へ出力するデータ出力バッファと、 上記カムラアドレスストローブ信号がロウレベルに変化
するときに外部から受けるライトイネーブル信号の電圧
レベルを検出するタイミング識別回路を含み、 上記タイミング識別回路は、その入力端子に上記ライト
イネーブル信号を受け、かつそのクロック端子に上記カ
ラムアドレスストローブ信号を受けるエッジトリガ型フ
リップフロップ回路と、上記エッジトリガ型フリップフ
ロップ回路の出力及び上記ライトイネーブル信号に基づ
いて上記出力信号を形成するゲート回路とからなり、 このタイミング識別回路が、 上記カラムアドレスストロ
ーブ信号がロウレベルに変化するときの上記ライトイネ
ーブル信号の電圧レベルがロウレベルである場合には、
上記カムラアドレスストローブ信号がハイレベルに変化
するまでの間、ライトイネーブル信号の電圧レベルとは
無関係にデータ出力バッファの出力をハイインピーダン
ス状態とし、かつその間上記ライトイネーブル信号のハ
イレベルからロウレベルへの変化に応答して上記メモリ
アレイへのデータの連続書き込みを可能とし、上記カラ
ムアドレスストローブ信号がロウレベルに変化するとき
の上記ライトイネーブル信号の電圧レベルがハイレベル
である場合には、上記データ入力バッファ及びデータ出
力バッファを制御し、かつ連続して書き込み読み出しを
可能とするものであることを特徴とするダイナミック型
ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6223171A JP2585978B2 (ja) | 1994-09-19 | 1994-09-19 | ダイナミック型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6223171A JP2585978B2 (ja) | 1994-09-19 | 1994-09-19 | ダイナミック型ｒａｍ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60058367A Division JPH0782746B2 (ja) | 1985-03-25 | 1985-03-25 | ダイナミツク型ｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07153269A JPH07153269A (ja) | 1995-06-16 |
| JP2585978B2 true JP2585978B2 (ja) | 1997-02-26 |
Family
ID=16793920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6223171A Expired - Lifetime JP2585978B2 (ja) | 1994-09-19 | 1994-09-19 | ダイナミック型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2585978B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6058367A (ja) * | 1983-08-29 | 1985-04-04 | 有限会社春日や酒店 | 耐衝撃性を有する贈答及び配達用ケ−ス |
-
1994
- 1994-09-19 JP JP6223171A patent/JP2585978B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07153269A (ja) | 1995-06-16 |
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