KR100397901B1 - 반도체 기억 장치 - Google Patents

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Abstract

본 발명은 실질적으로 NAND 게이트(NA1), AND 게이트(A1), Pch-Tr2 및 Nch-Tr4로 이루어지는 리프레시 모니터링 회로를 구비한 DRAM(반도체 기억 장치)의 출력 회로(6)이다. TMSELF 신호(테스트 모드 신호) 및 int.ZRAS 신호(리프레시 동작을 기동하기 위한 내부 신호)는 리프레시 모니터링 회로로 입력된다. 셀프 리프레시 과정 중에 TMSELF 신호가 H로 되면, 출력 회로(6)의 출력 노드(DQ)로 int.ZRAS 신호와 동일한 파형의 모니터링 신호를 출력한다. 이 리프레시 모니터링 회로는 모니터링 신호에 근거하여 int.ZRAS 신호를 모니터링할 수 있다.

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE}
본 발명은 리프레시 회로(refresh circuit)를 구비한 DRAM 등의 반도체 기억 장치에 관한 것으로서, 특히 내부 어드레스 카운터를 자동으로 세면서 메모리셀을 자동으로 리프레시하기 위한 셀프 리프레시 회로를 구비한 반도체 기억 장치에 관한 것이다.
반도체 기억 장치 중 하나인 다이내믹 랜덤 액세스 메모리(DRAM : Dynamic Random Access Memory)는, 각 메모리셀의 점유 면적이 작고 고집적화에 적합하기 때문에, 개인용 컴퓨터 등의 각종 전자 기기의 메모리 디바이스로서 널리 이용되고 있다. 그러나, DRAM에서는, 메모리셀 각각에 축적되어 있는 전하가 시간의 경과에 따라서 감소된다. 메모리셀에 데이터를 저장한 후 그대로 방치하면, 결국 저장된 데이터가 소실된다.
이 때문에, DRAM에서는, 저장된 데이터의 소실을 방지하기 위해서, 메모리셀에 전하를 재주입하는 리프레시(재기입)이 적절히 수행되고 있다. 상술한 리프레시으로서는, 내부 리프레시 요구 신호를 발생하는 한편, 내부 리프레시 카운트에 의해서 활성화된 어드레스를 이용해서 자동적으로 메모리셀을 순차 리프레시하는 셀프 리프레시가 널리 이용되고 있다. 이하, 보통의 DRAM에 관한 셀프 리프레시 기법의 일 예를 설명한다. 도 9는, 종래의 DRAM의 셀프 리프레시 회로 및 이것에 관련되는 회로를 도시한 블록도이다. 또한, 도 10은 이 DRAM의 셀프 리프레시 시에 관한 각 신호의 경시 변화를 도시한 타이밍도이다.
도 9에 도시된 바와 같이, 이 DRAM은 실질적으로 셀프 인 타이머(self-in timer)(1), 셀프 리프레시 타이머(2) 및 내부 어드레스 카운터(3)로 이루어진 셀프 리프레시 회로와, 로우계 제어 회로(4) 및 메모리셀(5)(메모리 어레이)을 구비하고 있다.
도 9 또는 도 10에 있어서, ext.ZRAS 신호는 로우 어드레스 스트로브 신호(raw address strobe signal)이고, ext.ZCAS 신호는 컬럼 어드레스 스트로브 신호이며, 두 신호 모두 외부 입력 신호이다. 한편, ZCBR 신호, ZSELFS 신호, ZREFS 신호, int.ZRAS 신호, REFA 신호 및 Q 신호는 내부 신호이다. 상술한 신호들 중에서, 그 기호에 문자 "Z"를 포함한 신호는 L 액티브(로우 액티브) 신호이다. ext.ZCAS 신호가 L(로우 레벨)로 된 후 ext.ZRAS 신호가 L로 되면, ZCBR 신호는 L로 된다.
셀프 인 타이머(1)는, ZCBR 신호를 수신한 후 일정 시간 T0만큼 경과하면, 그 출력 노드(ZSELFS 노드)로 출력하는 ZSELFS 신호를 L로 하는 회로이다. ZSELFS 노드를 거쳐서 셀프 인 타이머(1)에 접속되는 셀프 리프레시 타이머(2)는, ZSELFS 신호의 L을 수신한 후 일정 주기로 int.ZRAS 신호를 L로 함과 동시에, REFA 신호에 H(하이 레벨) 펄스를 발생시키는 회로이다. 내부 어드레스 카운터(3)는 셀프 리프레시 타이머(2)로부터 출력되는 REFA 신호의 H 펄스를 수신해서 Q 신호를 세며, 이것을 그 출력 노드(Q 노드)에 출력하는 회로이다.
또한, Q 신호는 복수 비트를 구비하는 내부 어드레스 신호, 즉, 셀프 리프레시될 메모리셀(5)(메모리 어레이)의 어드레스를 지정하는 신호이다. 로우계 제어 회로(4)는 셀프 리프레시 타이머(2)로부터 출력된 int.ZRAS 신호와 내부 어드레스 카운터(3)로부터 출력된 Q 신호를 수신하여, 해당 로우 제어 회로(4)에 접속된 메모리셀(5)을 활성화(리프레시)하고, 제어하는 회로이다.
이하, 도 9에 도시된 셀프 리프레시 회로의 동작을, 도 10에 도시된 타이밍도를 이용해서 설명한다. 먼저, ext.ZRAS 신호 및 ext.ZCAS 신호는 모두 H(하이 레벨)이다. 다음에, ext.ZCAS 신호가 L(로우 레벨)로 된 후 ext.ZRAS 신호가 L로 되면, ZCBR 신호가 L로 된다. 이 ZCBR 신호의 L을 수신해서 셀프 인 타이머(1)가 활성화된다. ZCBR 신호의 활성화(낙하)로부터 일정 시간 t0만큼, ext.ZRAS 신호 및 ext.ZCAS 신호가 L의 상태를 유지하면, ZSELFS 신호가 L로 되고, 이에 따라서 셀프 리프레시가 시작된다.
ZSELFS 신호는 셀프 리프레시 타이머(2)를 활성화하여, 일정 주기 tB로 ZREFS 신호를 L로한다. 이에 따라서, int.ZRAS 신호가 L로 된다. 그 다음, int.ZRAS 신호가 L로 되면, REFA에 H 레벨이 발생되고, 이 펄스를 수신해서 내부 어드레스 카운터(3)가 활성화된다. 이어서, Q 신호(내부 어드레스)는 하나씩 카운트 업(count up) 된다. 셀프 리프레시 타이머(2)로부터 출력되는 int.ZRAS 신호와 내부 어드레스 카운터(3)로부터 출력되는 Q 신호(내부 어드레스)를 수신해서 로우계 제어 회로(4)가 활성화되어, 메모리셀(5)(메모리 어레이)이 리프레시된다. 여기에서, int.ZRAS 신호가 L로 된 후 일정 시간 tA가 경과하면, ZREFS 신호가 H로 되어, 이 ZREFS 신호의 H에 따라서 int.ZRAS 신호도 H로 된다.
상술한 바와 같이, ZSELFS 신호가 L로 되어 있는 기간 중에, ZREFS 신호 및 int.ZRAS 신호가 H로부터 L, 또는 L로부터 H로 변화하는 상술한 동작이 반복되어, DRAM이 자동적으로 리프레시된다.
그런데, 이와 같은 DRAM에 있어서는, 셀프 리프레시가 설계대로 정확히 동작하는지 여부 등의 각종 테스트가 행해진다. 상술한 테스트를 행하는 경우, 리프레시를 기동하기 위한 내부 신호, 즉, int.ZRAS 신호의 파형을 검출하여, 그 파형을 모니터링하는 것이 최적의 방법일 것이다. 그러나, 종래의 DRAM의 회로 구성에서는, DRAM 내에서 발생된 int.ZRAS 신호의 파형을 검출하지 못한다. 요약하면, 종래의 DRAM에서는, 리프레시를 기동하는 int.ZRAS 신호를 모니터링하는 것이 불가능하다는 문제가 있었다.
일본 특허 공개 평성 제6-236682호 공보에는, 테스트 모드 시에, CAS계 비활성화 신호 발생부에 테스트 신호 φTEST가 인가되거나 출력 회로에 테스트 신호 φTEST가 인가됨으로써, 리프레시 주기가 검출될 수 있는 신호가 I/O 핀으로부터 출력되는 기억 장치(DRAM)가 개시되어 있다. 그러나, 종래의 기억 장치에서는, 리프레시를 기동하는 int.ZRAS 신호의 파형이 모니터링될 수 없다.
일본 특허 공개 평성 제2-105389호 공보에는, 셀프 리프레시 시에, 리프레시 회로를 내부 어드레스 카운터로 카운트하고, 이 리프레시 회로와 셀프 리프레시에 필요한 시간에 기초해서, 리프레시 주기의 평균치를 산출하도록 하는 다이내믹형 기억 장치(DRAM)가 개시되어 있다. 그러나, 이 종래의 다이내믹형 기억 장치도, 리프레시를 기동하는 int.ZRAS 신호의 파형을 모니터링할 수 없다.
본 발명은, 상술한 문제를 해소하기 위한 것으로서, 리프레시를 기동하는 내부 신호의 파형을 검출하여, 해당 파형을 모니터링할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1에 따른 DRAM의 셀프 리프레시 회로 및 이에 관련된 다른 회로를 도시한 블록도,
도 2는 도 1에 도시된 DRAM의 출력 회로의 구성을 도시한 회로도,
도 3은 도 2에 도시된 출력 회로로 TMSELF 신호를 제공하기 위한 테스트 모드 신호 발생 회로의 구성을 도시한 블록도,
도 4는 도 3에 도시된 테스트 모드 신호 발생 회로의 WCBR 판정 회로의 구성을 도시한 회로도,
도 5는 도 3에 도시된 테스트 모드 신호 발생 회로의 슈퍼-VIH 판정 회로의 구성을 도시한 회로도,
도 6은 도 3에 도시된 테스트 모드 신호 발생 회로의 어드레스 판정 회로의 구성을 도시한 회로도,
도 7은 도 1에 도시된 DRAM의 셀프 리프레시 시에 관한 각종 신호의 경시 변화를 도시한 타이밍도,
도 8은 본 발명의 실시예 2에 따른 DRAM의 셀프 리프레시 회로 및 이에 관련된 다른 회로를 도시한 블록도,
도 9는 종래의 DRAM의 셀프 리프레시 회로 및 이에 관련된 다른 회로를 도시한 블록도,
도 10은 도 9에 도시된 종래의 DRAM의 셀프 리프레시 시에 관한 각종 신호의 경시 변화를 도시한 타이밍도.
도면의 주요 부분에 대한 부호의 설명
1 : 셀프 인 타이머(self in timer)
2 : 셀프 리프레시 타이머
3 : 내부 어드레스 카운터
4 : 로우계 제어 회로(raw system control circuit)
5 : 메모리셀
6 : 출력 회로
상술한 목적을 달성하기 위해서 개선된 본 발명에 따르면, 출력 회로에 마련된 리프레시 모니터링 회로를 포함하여, 리프레시 동작(즉, 재기입 동작)을 기동하기 위한 특정 내부 신호(예를 들면, int.ZRAS 신호)에 기초해서 메모리셀(또는, 메모리 어레이) 각각에 셀프 리프레시를 행하도록 하고 있는 반도체 기억 장치(예를 들면, DRAM)가 제공된다. 리프레시 모니터링 회로는 H(하이 레벨) 또는 L(로우 레벨)의 테스트 모드 신호를 수신하여, 셀프 리프레시 시에 테스트 모드 신호가 H일 때에는 데이터 출력 핀(또는 데이터 출력 노드)으로 모니터링 신호를 출력한다. 여기에서, 모니터링 신호는 특정 내부 신호와 동일한 파형을 갖는다.
이 반도체 기억 장치에 있어서, 셀프 리프레시 시에, 리프레시 모니터링 회로에 인가되는 테스트 모드 신호가 H로 설정되면, 데이터 출력 핀에 리프레시를 기동하는 내부 신호와 동일한 파형을 갖는 모니터링 신호가 출력된다. 그러므로, 셀프 리프레시 시에 테스트 모드 신호를 H로 설정함으로써, 언제라도 리프레시를 기동하는 내부 신호의 파형을 검출하여, 모니터링할 수 있다. 그 결과, 반도체 기억 장치가 설계대로의 리프레시 기능을 구비하는지 여부 등의 셀프 리프레시에 관련된 각종 테스트가 쉽고 정확히 실행될 수 있다.
상술한 반도체 기억 장치에 있어서, 출력 회로가, 제 1 데이터 신호가 그 게이트를 거쳐서 입력되는 P채널 전계 효과 트랜지스터와 제 2 데이터 신호가 그 게이트를 거쳐서 입력되는 N채널 전계 효과 트랜지스터를 구비하고, 두 전계 효과 트랜지스터의 드레인이 서로 접속되고, 또한, P채널 전계 효과 트랜지스터의 소스가 고전압부(예를 들면, 전원)에 접속되는 한편 N채널 전계 효과 트랜지스터의 소스가 저전압부(예를 들면, 접지)에 접속된 회로 구조를 갖는다. 여기에서, 리프레시 모니터링 회로가, P채널 전계 효과 트랜지스터와 N채널 전계 효과 트랜지스터에 대해서 각기 병렬로 접속되는 사용 모니터링용 P채널 전계 효과 트랜지스터와 사용 모니터링용 N채널 전계 효과 트랜지스터를 구비한다. 또한, 반도체 기억 장치는 테스트 모드 신호 및 특정 내부 신호를 수신하여, 셀프 리프레시 시에 있어서의 테스트 신호가 H일 때에는, 두 모니터링용 전계 효과 트랜지스터로부터 데이터 출력 핀에 상기 소정의 내부 신호와 동일 파형의 출력 신호를 출력시키는 한편, 테스트 모드 신호가 L일 때에는, 두 테스트용 전계 효과 트랜지스터를 하이 임피던스 상태로 하는 논리 회로를 구비할 수도 있다.
이 경우에, 반도체 기억 장치가 출력 회로에 모니터링용 P채널 전계 효과 트랜지스터, 모니터링용 N채널 전계 효과 트랜지스터 및 논리 회로를 부가하는 단순한 구성을 가질지라도, 셀프 리프레시 시에 테스트 모드 신호를 H로 설정함으로써, 언제나 리프레시 동작을 기동하는 내부 신호의 파형을 검출 및 모니터링할 수 있다. 그 결과, 리프레시 모니터링 회로의 구성은 간단해지기 때문에 반도체 기억 장치의 제조 비용이 저감된다.
상술한 반도체 기억 장치는, 외부 입력 신호에 근거해서 리프레시 모니터링 회로에 입력되는 H 또는 L의 테스트 모드 신호를 발생하기 위한 테스트 모드 신호 발생 회로를 구비할 수도 있다.
이 경우에, 리프레시 모니터링 회로에 입력되는 테스트 모드 신호는 테스트 모드 신호 발생 회로에 사전 결정된 외부 입력 신호를 인가함으로써, H 또는 L로 용이하게 전환될 것이다. 그 결과, 셀프 리프레시에 관련된 각 종 테스트가 보다 용이하게 수행될 것이다.
상술한 반도체 기억 장치에 있어서, 테스트 모드 신호 발생 회로는, L 액티브 외부 로우 어드레스 스트로브 신호(ext.ZRAS 신호)가, 각기 L 액티브인 외부 컬럼 어드레스 스트로브 신호(ext.ZCAS) 및 외부 기입 가능 신호(ext.ZWE 신호)보다도 늦게 L로 될 때에, 테스트 모드 신호를 H로 하도록 될 것이다.
이 경우에, ext.ZWE 신호가 L로 된 후에 테스트 모드 신호가 H로 되기 때문에, 리프레시가 불가능한 상태(ext.ZWE 신호가 H인 상태)에서 테스트 모드 신호가 H로 되는 것이 확실히 방지된다. 그 결과, 셀프 리프레시에 관련된 각종 테스트의 정확성이 개선될 것이다.
상술한 기억 장치에 있어서, ext.ZRAS 신호가 ext.ZCAS 신호보다도 늦게 L로된 후, 사전 결정된 시간이 경과하면 셀프 리프레시가 실행될 수도 있다.
이 경우에, ext.ZRAS 신호가 L로 된 후, 기설정된 시간이 경과되면 셀프 리프레시가 실행되기 때문에, 해당 반도체 기억 장치가 확실히 셀프 리프레시 가능한 상태로 된 후에 리프레시가 개시될 것이다. 그 결과, 반도체 기억 장치의 신뢰성이 개선될 것이다.
상술한 반도체 기억 장치에 있어서, ext.ZRAS 신호가 ext.ZCAS 신호보다도 늦게 L로 될 때에 셀프 리프레시가 실행될 수도 있다.
이 경우에, ext.ZRAS 신호가 L로 될 때에 셀프 리프레시가 실행되기 때문에, 셀프 리프레시에 필요한 시간이 단축된다. 또한, 상술한 반도체 기억 장치의 경우와 비교해서 타이머가 한 개 감소될 것이다. 그 결과, 반도체 기억 장치의 성능이 개선될 것이다.
본 발명은 하기의 상세한 설명 및 도면으로부터 보다 확실히 이해될 것이다.
(실시예 1)
이하, 본 발명의 실시예 1을 구체적으로 설명한다.
도 1은 실시예 1에 따른 DRAM의 셀프 리프레시 회로 및 이에 관련된 회로를 도시한 블록도이다. 그러나, 도 1에 도시된 DRAM에 있어서, 도 9에 도시된 종래의 DRAM과 공통되는 구성 요소에 대해서는 도 9의 경우와 동일한 부호를 부여하고, 설명의 중복을 피하기 위해서 그 상세한 설명은 생략한다.
도 1에 도시된 바와 같이, 실시예 1에 따른 DRAM에서는, 메모리셀(5)(또는, 메모리 어레이)로부터 판독된 데이터에 대응하는 ZODH 신호(데이터 신호) 및 ZODL 신호(데이터 신호)에 부가해서, 셀프 리프레시 타이머(2)로부터 로우계 제어 회로(4)로 출력되는 int.ZRAS 신호와, TMSELF 신호가 출력 회로(6)로 입력된다. 한편, 출력 회로(6)의 출력 신호(DQ 신호)는, 출력 노드 DQ(DQ 노드)로 출력된다. TMSELF 신호, ZODH 신호 및 ZODL 신호는 모두 내부 신호이다. TMSELF 신호는 셀프 리프레시 시에 int.ZRAS 신호와 동일한 파형의 모니터링 신호, 또는, int.ZRAS 신호 자체를 출력 노드(DQ)에 출력하기 위한 테스트 모드 신호이다.
도 2에 도시된 바와 같이, 출력 회로(6)는, 실질적으로 인버터(I1, I2)(게이트 아님)와, NAND 게이트(NA1)와, AND 게이트(A1)와, P채널 MOS 트랜지스터(Tr1, Tr2)(이하, "Pch-Tr1" 도는 "Pch-Tr2"라 함)와, N채널 MOS 트랜지스터(Tr3, Tr4)(이하, "Nch-Tr3" 또는 "Nch-Tr4"라 함)로 구성되어 있다. 인버터(I1)의 출력 단자가 Pch-Tr1의 게이트에 접속되고, 인버터(I2)의 출력 단자가 Nch-Tr3의 게이트에 접속된다. 출력 회로(6)은 Pch-Tr1의 드레인과 Nch-Tr3의 드레인이 접속된 회로 구조로 되어 있다.
즉, 도 2에 도시된 출력 회로(6)는, 종래의 출력 회로의 Pch-Tr1과 Nch-Tr3에 대해서, 각기, Pch-Tr2와 Nch-Tr4가 병렬로 접속된 회로이다. TMSELF 신호 및 int.ZRAS 신호가 입력되는 NAND 게이트(NA1)의 출력 신호는 Pch-Tr2의 게이트로 입력된다. 한편, NAND 게이트(NA1)의 출력 신호 및 TMSELF 신호가 입력되는 AND 게이트(A1)의 출력 신호는 Nch-Tr4의 게이트로 입력된다.
셀프 리프레시가 이 출력 회로(6)에서 수행되지 않을 때, 즉, int.ZRAS 신호가 항상 H로 될 때에는, TMSELF 신호가 L로 설정된다. 이 때, TMSELF 신호가 L이고, 또한 int.ZRAS 신호가 H이기 때문에, NAND 게이트(NA1)의 출력 신호는 H로 된다. 이 H 신호가 Pch-Tr2의 게이트에 입력되기 때문에, Pch-Tr2는 오프(OFF)로 된다. 한편, NAND 게이트(NA1)의 출력 신호가 H이고, TMSELF 신호가 L이기 때문에, AND 게이트(A1)의 출력 신호는 L로 된다. 이 L 신호가 Nch-Tr4의 게이트에 입력되기 때문에, Nch-Tr4는 오프(OFF)로 된다. 따라서, 출력 회로(6)는, 실질적으로는, 상기 종래의 DRAM의 출력 회로와 동일한 상태로 되어, 데이터 신호가 출력 노드(DQ)로 출력하기 위해서 정규 출력 회로로서 동작한다.
한편, 출력 회로(6)에서 셀프 리프레시가 행해질 때에는, int.ZRAS 신호가 주기적으로 H 또는 L로 되어, int.ZRAS 신호가 L로 될 때마다 내부 어드레스 카운터(3)에 의해서 지정된 어드레스의 메모리셀(5)이 리프레시된다. 이 때 TMSELF 신호가 H로 되면, int.ZRAS 신호와 동일한 파형의 모니터링 신호 또는 int.ZRAS 신호 자체가 출력 노드(DQ)(DQ 핀)로 출력된다. 반대로, TMSELF 신호가 L로 되면, 출력 회로(6)는 실질적으로는 상기 종래의 DRAM의 출력 회로와 동일한 상태(하이 임피던스 상태)로 된다.
이하, 셀프 리프레시 시의 출력 회로(6)의 상술한 동작을 보다 상세히 설명한다. 셀프 리프레시 과정 중에 Pch-Tr1 및 Nch-Tr3는 모두 오프(OFF) 상태이다.
우선, TMSELF 신호가 H인 경우를 설명한다. 이 경우, int.ZRAS 신호가 H이면, NAND 게이트(NA1)의 출력 신호는 L로 된다. 이 L 신호가 Pch-Tr2의 게이트에 입력되어, Pch-Tr2는 온(ON)으로 된다. 한편, NAND 게이트(NA1)의 출력 신호가 L로 되고, TMSELF 신호가 H이므로, AND 게이트(A1)의 출력 신호는 L로 된다. 이 L 신호가 Nch-Tr4의 게이트에 입력되어, Nch-Tr4는 오프(OFf)로 된다. 따라서, 전원 Ext.Vcc의 전위 즉, H 신호가, Pch-Tr2를 경유해서 출력 노드(DQ)로 출력된다.
한편, int.ZRAS 신호가 L이면, NAND 게이트(NA1)의 출력 신호는 H로 되고, 이 H 신호가 Pch-Tr2의 게이트에 입력 되어, Pch-Tr2는 오프(OFF)로 된다. 한편, NAND 게이트(NA1)의 출력 신호가 H이고, TMSELF 신호가 H이기 때문에, AND 게이트(A1)의 출력 신호는 H로 되고, 이 H 신호가 Nch-Tr4의 rpdlxmdp 입력되어, Nch-Tr4는 온(ON)으로 된다. 따라서, 접지 전위, 즉 L 신호가 Nch-Tr4를 경유해서 출력 노드(Dq)로 출력된다.
요약하면, 셀프 리프레시 시에 있어서 TMSELF 신호가 H인 경우에, int.ZRAS 신호가 H이면 출력 노드(DQ)에 H 신호가 출력되고, int.ZRAS 신호가 L이면 출력 노드(DQ)에 L 신호가 출력된다. 즉, int.ZRAS 신호와 동일한 파형의 모니터링 신호, 또는 int.ZRAS 신호 자체가 출력 노드(DQ)로 출력된다.
다음에, TMSELF 신호가 L인 경우에 대해서 설명한다. 이 경우, int.ZRAS 신호가 H이면, NAND 게이트(NA1)의 출력 신호는 H로 된다. 이 H 신호가 Pch-Tr2의 게이트에 입력되어, Pch-Tr2는 오프로 된다. 한편, NAND 게이트(NA1)의 출력 신호가 H이고, TMSELF 신호가 L이기 때문에, AND 게이트(A1)의 출력 신호는 L로 되고, 이 L 신호가 Nch-Tr4의 게이트에 입력되어, Nch-Tr4는 오프로 된다. 따라서, 출력 회로(6)는, 실질적으로 상술한 종래의 DRAM의 출력 회로와 동일한 상태로 된다.
반대로, int.ZRAS 신호가 L이면, NAND 게이트(NA1)의 출력 신호는 H로 되고, 이 H 신호가 Pch-Tr2의 게이트에 입력되어, Pch-Tr2는 오프로 된다. 한편, NAND 게이트(NA1)의 출력 신호가 H이고 TMSELF 신호가 L 이기 때문에, AND 게이트(A1)의 출력 신호가 L로 되고, 이 L 신호가 Nch-Tr4의 게이트에 입력되어, Nch-Tr4는 오프로 된다. 따라서, 이 경우에도, 출력 회로(6)는 실질적으로 상술한 종래의 DRAM의 출력 회로와 동일한 상태로 된다.
따라서, 셀프 리프레시 시에 있어서 TMSELF 신호가 L인 경우에는, 출력 회로(6)는 하이 임피던스 상태로 되어, int.ZRAS 신호의 파형이 출력 노드(DQ)로 출력되지 않는다.
이하, 출력 회로(6)로 인가되는 TMSELF 신호(테스트 모드 신호)를 발생하기 위한 테스트 모드 신호 발생 회로의 구체적인 구성 및 기능을 설명한다.
도 3은 상술한 테스트 모드 신호 발생 회로의 일 예를 도시한 블록도이다. 도 3에 도시된 바와 같이, 테스트 모드 설정 회로(T)(모드 설정 회로)에는, WCBR 판정 회로(7), 슈퍼-VIH 판정 회로(8) 및 어드레스 판정 회로(9)가 마련되어 있다. ext.ZCAS 신호와 ext.ZRAS 신호와 ext.ZWE 신호가 내부 회로(10)를 거쳐서 WCBR 판정 회로(7)로 입력된다. 슈퍼-VIH 판정 회로(8)에는, 내부 회로(11)를 거쳐서 ext.A1 신호가 입력된다. 또한, 어드레스 판정부(9)에는 내부 회로(12)를 거쳐서, ext.A2 신호와 ext.A3 신호가 입력되는 한편, 리셋 신호가 어드레스 판정 회로(9)로 직접 입력된다.
WCBR 판정 회로(7)로부터 WCBR 신호가 입력된 후, 이 WCBR 신호는 슈퍼-VIH 판정 회로(8)에 입력된다. 슈퍼-VIH 판정 회로(8)로부터 SVIH 신호가 출력된 후, 이 SVIH 신호는 어드레스 판정 회로(9)에 입력된다. 어드레스 판정 회로(9)로부터는 TMSELF 신호와 TM2 신호가 출력된다. ext.ZWE 신호, ext.A1 신호, ext.A2 신호 및 ext.A3 신호는 모두 외부 입력 신호이다. 한편, 리셋 신호, WCBR 신호, SVIH 신호, TMSELF 신호 및 TM2 신호는 모두 내부 발생 신호이다.
도 4에 도시된 바와 같이, WCBR 판정 회로(7)에는 인버터(I3∼I7), NAND 게이트(NA2∼NA7) 및 OR 회로와 AND 게이트(A2)를 이용한 NAND 게이트(IO1∼IO2)가 마련되어 있다. 이 WCBR 판정 회로(7)에 있어서, 내부 회로(10)는 각 입력 신호 ext.ZCAS, ext.ZRAS, ext.ZWE에 대응하는 내부 회로(10a, 10b, 10c)로 분할되어 있다.
WCBR 판정 회로(7)에서 파선(7a)으로 에워싸인 부분은, ext.ZRAS 신호가 ext.ZCAS 신호보다도 늦게 낙하할 때(즉, 활성화될 때)에, AND 게이트(A2)(AND 회로)에 H 신호를 출력한다. 한편, 일점쇄선(7b)으로 에워싸인 부분은, ext.ZRAS 신호가 ext.ZWE 신호보다도 늦게 낙하할 때, 즉 WCBR의 타이밍에서, 내부 신호 WCBR을 H로 되게 하는 회로이다.
도 5에 도시된 바와 같이, 슈퍼-VIH 판정 회로(8)에는, 레벨 변환 회로(13), 비교기(C1) 및 N채널 MOS 트랜지스터(Tr5)(이하, "Nch-Tr5"라 함)가 마련되어 있다. 이 슈퍼-VIH 판정 회로(8)는 WCBR 판정 회로(7)로부터 출력된 WCBR 신호를 수신해서 활성화된다. 또한, 이 슈퍼-VIH 판정 회로(8)는 ext.A1 신호가 레퍼런스 전위(기준 전위)보다 높은 전위를 가질 때, 즉, 슈퍼-VIH 레벨의 전위를 가질 때, SVIH 신호를 H로 되게 한다
도 6에 도시된 바와 같이, 어드레스 판정 회로(9)에는, 인버터(I8∼I10), 3상 인버터(F1, F2), AND 게이트(A3, A4), 버퍼 게이트(B1, B2) 및 NOR 게이트(NO1, NO2)가 마련되어 있다. 이 어드레스 판정 회로(9)에 있어서, 내부 회로(12)는 각 입력 신호 ext.A2, ext.A3에 대응하는 내부 회로(12a, 12b)로 분할되어 있다.
이 어드레스 판정 회로(9)는 TMSELF 신호 및 TM2 신호의 출력 노드의 앞에 래치를 구비하는 회로 구성으로 되어 있다. 그리고, 어드레스 판정 회로(9)는 SVIH 신호가 H로 되면 노드(ND1)의 데이터 신호를 노드(ND2)(래치)로 전달하는 반면, SVIH 신호가 L로 되면 노드(ND1)의 데이터를 노드(ND2)에 전달하지 않는다. 래치된 데이터는 리셋 신호가 H로되면 리셋되고, 그 결과 TMSELF 신호 및 TM2 신호는 L로 된다.
노드(ND1)는 어드레스의 조합에 따라서 H로 된다. 노드(ND1)의 H 데이터 신호는, SVIH 신호가 H일 때에 노드(ND2)에 전해져, TMSELF 신호가 H로 된다. 리셋 신호는 CBR(RAS 전의 CAS )이나 ROR(리프레시 시의 RAS)의 타이밍에서 H로 되어, 래치된 데이터를 리셋한다.
따라서, 어드레스 판정 회로(9)로부터 출력된 TMSELF 신호가, 출력 회로(6)(도 2 참조)로 입력된다. 상술한 바와 같이, 셀프 리프레시 시에 TMSELF 신호가 H인 경우에는, int.ZRAS 신호와 동일한 파형의 모니터링 신호, 또는 int.ZRAS 신호 자체가 출력 회로(6)의 출력 노드(DQ)로 출력된다. 한편, TMSELF 신호가 L인 경우는, 출력 회로(6)는 ZODH 신호 및 ZODL 신호를 수신하여, H 또는 L의 판독 데이터를 출력 노드(DQ)로 출력한다.
이하, 도 7에 도시된 타이밍도를 참조하여, 상술한 회로의 동작의 일 예를 설명한다.
도 7에 도시된 바와 같이, 먼저, 이들의 회로가 동작하지 않는 상태에서는, 각기 외부 입력 신호의 하나인 ext.ZRAS 신호, ext.ZCAS 신호 및 ext.ZWE 신호는 모두 H이다. 이 후, ext.ZRAS 신호가, ext.ZCAS 신호 및 ext.ZWE 신호보다도 늦게 L로 되면, WCBR 판정 회로(7)로부터 출력되는 WCBR 신호가 H로 된다. ext.A1 신호가 슈퍼-VIH 레벨의 전위(레퍼런스 전위보다 높은 전위)를 갖기 때문에, 슈퍼-VIH 판정 회로(8)로부터 출력되는 SVIH 신호가 H로 된다.
ext.A2 신호 및 ext.A3 신호가 H이기 때문에, 어드레스 판정 회로(9)의 노드(ND1)는 H이다. 이 상태에서, 상술한 바와 같이 SVIH 신호가 H로 되면, 노드(ND1)의 데이터 신호가 노드(ND2)로 전달되어, 어드레스 판정 회로(9)로부터 출력되는 TMSELF 신호가 H로 된다. 이 때, 출력 신호 TM2 신호는 L 그대로 변화되지 않는다.
TMSELF 신호와 int.ZRAS가 모두 H인 경우는, 출력 회로(6)의 Pch-Tr2는 온으로 되고, Nch-Tr4는 오프로 되기 때문에, 출력 노드(DQ)로 H가 출력된다. 한편, TMSELF 신호가 H인 반면 int.ZRAS 신호가 L인 경우는, 출력 신호(6)의 Pch-Tr2는 오프로 되는 반면 Nch-Tr4는 온으로 되기 때문에, 출력 노드(DQ)로 L이 출력된다. 여기에서, CBR(RAS 이전의 CAS)나 ROR(리프레시 시의 RAS)의 타이밍에서 어드레스 판정 회로(9)의 리셋 신호가 H로 되면, TMSELF 신호가 L로 된다. 이 때, 출력 회로(6)의 Pch-Tr2 및 Nch-Tr4가 함께 오프로 되어, 출력 노드(DQ)로 하이 임피던스(Hi-Z)가 출력된다.
이 실시예 1에서는, 테스트 모드 신호 발생 회로(TMSELF 신호 발생 회로)는, WCBR의 타이밍과 어드레스 키에 의한 제어를 이용하는 회로 구성으로 되어 있지만, 단지 이 회로 구성은 테스트 모드 신호 발생 회로의 일 예를 나타낸 것이다. 따라서, 테스트 모드 신호 발생 회로의 회로 구성은 이것으로 한정되지 않는다. 상술한 테스트 모드 신호 발생 회로와 동일한 TMSELF 신호를 발생시킬 수 있는 회로라면, 어느 것도 이용할 수 있다.
상술한 바와 같이, 실시예 1에 따른 DRAM에서는, 셀프 리프레시 시에 TMSELF 신호를 H로 설정하면, 출력 노드(DQ)(DQ 핀)로 int.ZRAS 신호와 동일한 형태의 모니터링 신호 또는 int.ZRAS 신호 자체가 출력된다. 따라서, 셀프 리프레시 시에 TMSELF 신호를 H로 설정함으로써, 항상 리프레시를 기동하기 위한 int.ZRAS 신호의 파형을 검출하여 모니터링할 수 있다.
(실시예 2)
이하, 본 발명의 실시예 2를 설명한다. 그러나, 이 실시예 2에 따른 DRAM의 기본 구성은, 실시예 1에 따른 DRAM의 경우와 공통이다. 이 때문에, 이하에서는 설명의 중복을 피하기 위해서 실시예 1과 다른 특징만을 설명한다.
도 8에 도시된 바와 같이, 실시예 2에 따른 DRAM에는, 실시예 1에 있어서의 셀프 인 타이머(1)는 마련되어 있지 않다. 따라서, L로 되면 셀프 리프레시 동작을 스타트시키는 ZSELF 신호가 셀프 리프레시 타이머(2)로 입력된다. ZCBR 신호를 ZSELF 신호로서 이용하면, 예를 들어, ext.ZCAS 신호가 낙하된 후 ext.ZRAS 신호가 낙하될 때에 셀프 리프레시가 개시된다. 그 결과, 셀프 리프레시에 필요한 시간이 단축된다.
셀프 인 타이머가 마련되지 않은 실시예 2에 따른 DRAM에 있어서도, 실시예 1에 따른 DRAM의 경우와 마찬가지로, 셀프 리프레시 시에 TMSELF 신호를 H로 설정하면, 출력 노드(DQ)(DQ핀)로 int.ZRAS 신호와 동일한 파형의 모니터링 신호 또는 int.ZRAS 신호 그 자체가 출력된다. 따라서, 셀프 리프레시 시에 TMSELF 신호를 H로 설정함으로써, 항상 리프레시를 기동하는 int.ZRAS 신호의 파형을 검출하여 모니터링할 수 있다.
비록 본 발명의 특정 실시예에 연관하여 본 발명이 설명되었지만, 당업자라면 기타 여러 변형이나 수정을 알 수 있을 것이다. 따라서, 본 발명은 본 명세서에 개시된 내용에 의해서가 아니라 첨부된 클레임에 의해서 한정되어야 할 것이다.
본 발명의 실시예 1에 따른 반도체 기억 장치에 의하면, 셀프 리프레시 시에 테스트 모드 신호를 H로 함으로써, 항상 리프레시를 기동하는 내부 신호의 파형을 검출하여, 모니터링할 수 있다. 따라서, 해당 반도체 기억 장치가 설계된 대로의 셀프 리프레시 기능을 구비하고 있는 지의 여부 등의 셀프 리프레시에 관련된 각종 테스트를 용이하고 정확히 행할 수 있다.
본 발명의 실시예 2에 따른 반도체 기억 장치에 의하면, 기본적으로는 실시예 1에 따른 반도체 기억 장치의 경우와 마찬가지의 효과를 얻을 수 있다. 또한, 리프레시 모니터링 회로의 구성이 간소해지기 때문에, 해당 반도체 기억 장치의 제조 비용이 저감된다.

Claims (3)

  1. 리프레시를 기동하는 소정의 내부 신호에 근거해서 메모리셀에 셀프 리프레시를 행하고, 상기 메모리셀의 판독 데이터를 출력하는 데이터 출력 핀을 갖는 반도체 기억 장치에 있어서,
    상기 셀프 리프레시의 동작 테스트를 하는지 여부를 나타내는 테스트 모드 신호를 수신하여, 셀프 리프레시 시에 상기 테스트 모드 신호가 활성화되었을 때에는, 상기 소정의 내부 신호의 파형을 모니터링하는 모니터링 신호를 상기 데이터 출력 핀으로 출력하는 출력 회로
    가 마련되어 있는 것을 특징으로 하는 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 출력 회로는, 제 1 데이터 신호가 게이트 입력되는 P채널 전계 효과 트랜지스터와, 제 2 데이터 신호가 게이트 입력되는 N채널 전계 효과 트랜지스터를 갖고, 상기 양(兩) 전계 효과 트랜지스터의 드레인끼리 접속되고, 또한 상기 P채널 전계 효과 트랜지스터의 소스는 고전압부에 접속되는 한편, 상기 N채널 전계 효과 트랜지스터의 소스는 저전압부에 접속되는 회로 구조로 되어 있고,
    상기 출력 회로는, 상기 P채널 전계 효과 트랜지스터와 상기 N채널 전계 효과 트랜지스터에 대하여 각각 병렬로 접속되는 모니터용 P채널 전계 효과 트랜지스터와 모니터용 N채널 전계 효과 트랜지스터를 갖고, 또한
    상기 테스트 모드 신호 및 상기 소정의 내부 신호를 수신하여, 셀프 리프레시 시에 상기 테스트 모드 신호가 하이 레벨일 때에는, 상기 양 모니터용 전계 효과 트랜지스터로부터 데이터 출력 핀으로 상기 소정의 내부 신호와 동일 파형의 출력 신호를 출력시키는 한편, 상기 테스트 모드 신호가 로우 레벨일 때에는, 상기 양 모니터용 전계 효과 트랜지스터를 하이 임피던스 상태로 하는 논리 회로를 갖는 것을 특징으로 하는
    반도체 기억 장치.
  3. 제 1 항에 있어서,
    외부 입력 신호에 근거해서 상기 테스트 모드 신호를 발생시키는 테스트 모드 신호 발생 회로가 마련되어 있는 것을 특징으로 하는 반도체 기억 장치.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100442966B1 (ko) * 2001-12-28 2004-08-04 주식회사 하이닉스반도체 로오 어드레스 카운터의 동작 모니터링 장치
KR100670657B1 (ko) 2005-06-30 2007-01-17 주식회사 하이닉스반도체 반도체 메모리 소자
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Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0787034B2 (ja) * 1984-05-07 1995-09-20 株式会社日立製作所 半導体集積回路装置
US5157634A (en) * 1990-10-23 1992-10-20 International Business Machines Corporation Dram having extended refresh time
JP3143950B2 (ja) * 1991-04-30 2001-03-07 日本電気株式会社 ダイナミックメモリー
JP3001342B2 (ja) 1993-02-10 2000-01-24 日本電気株式会社 記憶装置
JP3260583B2 (ja) * 1995-04-04 2002-02-25 株式会社東芝 ダイナミック型半導体メモリおよびそのテスト方法
JP3311260B2 (ja) * 1996-12-17 2002-08-05 富士通株式会社 半導体装置及び半導体記憶装置
JP3556446B2 (ja) * 1997-10-31 2004-08-18 株式会社東芝 半導体集積回路
KR100363108B1 (ko) * 1998-12-30 2003-02-20 주식회사 하이닉스반도체 반도체 메모리장치와 그 장치의 리프레쉬주기 조절방법
JPH11345486A (ja) * 1998-06-01 1999-12-14 Mitsubishi Electric Corp セルフ・リフレッシュ制御回路を備えたｄｒａｍおよびシステムｌｓｉ

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