JPH0232715B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、半導体記憶装置に関し、特に複数
ビツトのデータがシリアルに読み書きされるモー
ドを有するようにされた半導体記憶装置に関す
る。

近年、64KビツトダイナミツクRAM（ランダ
ム・アクセス・メモリ）のような大容量メモリに
おいては、必要なピン数を削減するためにアドレ
スマルチプレクス方式が採用されている。このア
ドレスマルチプレクス方式を採用した場合、アド
レス信号が２回に分けて供給されるため、アクセ
ス時間がその分長くなる。そこで、これを解消し
て高速読出し、書込みを可能にする方式として、
ニブルモードやバイトモードのような各種の読出
し書込みモードが提案されている。

また、システムにおいて複数のRAMを同一の
データ線に共通に接続して使う場合に、ある
RAMからデータを読み出すと同時に、他の
RAMにデータを書き込むことが並行して行なわ
れることがある。この場合、書き込み中のRAM
の出力はフローテイングにされなければならな
い。

そこで、ダイナミツクRAMでは、信号が
立ち下がつてから信号が立ち下がる前に
信号を立ち下げることによつて、出力をフローテ
イングにさせることができるようにされたいわゆ
るアーリーライトと呼ばれるモードが設けられて
いる。

ところが、ニブルモードにおいて、アーリーラ
イトのとき、出力をフローテイングにさせるため
出力バツフアの駆動信号を殺してやる信号を、ノ
ーマルモードのときと同じ信号発生経路で作つて
やると、ニブルモードでは出力バツフアの駆動信
号の形成が早いので、出力バツフア駆動信号の発
生をタイミング良く押えてやることができない。
そのため、出力がフローテイングにされるのが遅
れてしまうおそれがあつた。

そこで、この発明は、ニブルモードのように複
数ビツトのデータを連続して高速に読み出すこと
ができるモードを備えた半導体記憶装置におい
て、アーリーライトのとき、出力バツフアを駆動
させる信号の発生を押えて、確実に出力をフロー
テイングにできるようにすることを目的とする。

以下図面を用いてこの発明を説明する。

第１図は、一例として、本発明を256Kビツト
ダイナミツクRAMに適用したものを示す。この
実施例の回路は、ニブルモードとして使用できる
とともに、第１番ピンをアドレスA₈の入力とし
て使用することにより通常のランダムアクセス可
能な256KビツトRAMとしても使用できるように
されている。なお、図中鎖線で囲まれた部分は半
導体集積回路化される。

図において、１はメモリセルアレイで、このメ
モリセルアレイ１は４個のメモリマツト１ａ，１
ｂ，１ｃ，１ｄに分割されている。各メモリマツ
ト１ａ〜１ｄはそれぞれ64Kビツトのメモリセル
が512×128ビツトのマトリツクス状に配設されて
なり、かつ各マツト１ａ〜１ｄは中央のＸデコー
ダ２ａ，２ｂおよびＹデコーダ３ａ，３ｂを挾ん
で対称的に配置されている。

４はアドレスバツフア回路で、このアドレスバ
ツフア回路４には図示しないマイクロプロセツサ
（以下CPUと称する）等から２回に分けて与えら
れるＸ系のアドレス信号A_x0〜A_x8とＹ系のアド
レス信号A_y0〜A_y8が入力される。アドレスバツ
フア回路４はアドレス信号のビツト数に対応して
設けられた18個のアドレスバツフアからなる。

５ａ，５ｂは内部信号発生回路で、内部信号発
生回路５ａはCPU等から入力される行アドレス
ストローブ信号（以下信号と称する）に基
づいて、適当な制御信号RAS２，φ_x，φ_PAを形成
し、出力する。また、内部信号発生回路５ｂは
CPU等から入力される列アドレスストローブ信
号（以下信号と称する）に基づいて、適当
な制御信号CAS２，φ_y，φ_na，φ_OPを形成し、出
力する。

内部信号発生回路５ａから出力された信号
RAS２はアドレスバツフア回路４に供給される。
外部から供給される信号がハイレベルから
ロウレベルに立ち下がると、これに同期して第２
図に示すように、信号RAS２が立ち上げられる。
するとアドレスバツフア回路４はアドレス信号
A_x0〜A_x8を取り込んでアドレスバツフア内にラ
ツチする。

内部信号発生回路５ａから出力された信号φ_x
（ワード線選択信号）および上記アドレスバツフ
ア回路４の出力信号a_xi，_xiは、Ｘデコーダ２ａ
に供給される。ワード線選択信号φ_xは、信
号がロウレベルに立ち下がると、信号RAS２よ
りも少し遅れてハイレベルに立ち上がる。する
と、メモリセルアレイ１の左右のＸデコーダ２
ａ，２ｂによつて、アドレスバツフア回路４の出
力信号によりアドレス信号A_x0〜A_x7に対応する
ワード線が１本ずつ選択レベルにされる。そし
て、内部信号発生回路５ａから各メモリマツト１
ａ〜１ｄに供給される信号φ_PAが続いて立ち上が
ると、Ｘデコーダ２ａ，２ｂにより選択されたワ
ード線に接続されているすべてのメモリセルのデ
ータがプリアンプ（図示省略）によつて増幅さ
れ、ラツチされる。

内部信号発生回路５ｂから出力される信号
CAS２も信号RAS２と同様にアドレスバツフア
回路４に供給される。外部から与えられる
信号が、第２図に示すように上記信号より
も少し遅れてハイレベルからロウレベルに変化さ
れると、これに同期して信号CAS２が立ち上が
る。すると、このときアドレスバツフア回路４に
供給されているＹ系のアドレス信号A_y0〜A_y8が
アドレスバツフア回路４内に取り込まれてラツチ
される。

内部信号発生回路５ｂで形成される信号φ_y（デ
ータ線選択信号）はＹデコーダ３ａ，３ｂに供給
される。データ線選択信号φ_yは、上記信号CAS
２よりも少し遅れて立ち上がるようにされてお
り、信号φ_yが立ち上がるとＹデコーダ３ａ，３
ｂによつて各メモリマツト１ａ〜１ｄ内でそれぞ
れアドレス信号A_y0〜A_y7に対応した１本のデー
タ線が選択される。

内部信号発生回路５ｂから出力される信号φ_na
は４個のメインアンプMA１〜MA４に供給され
るようにされている。信号φ_naがデータ線選択信
号φ_yよりも少し遅れて立ち上がると、Ｙデコー
ダ３ａ，３ｂにより選択された４本のデータ線に
接続されている４個のプリアンプにラツチされて
いたデータがメインアンプMA１〜MA４に送ら
れて４ビツトのデータが同時に増幅され、ラツチ
される。

また、外部より与えられる上記信号と
CAS信号は、切換信号発生回路６へも入力され
るようにされている。RAMのパツケージの１番
ピンがアドレスピンとして使用され、この１番ピ
ンにアドレス信号A_x8とA_y8とが時分割で入力さ
れるような場合、信号と信号がともに
連続的にロウレベルにされることにより、上記切
換信号発生回路６はロウレベルの制御信号φ_NFを
発生する。このロウレベルの制御信号φ_NFによつ
て、ゲートGaが開かれるとともに、ゲートGbが
閉じられる。

７はシフトレジスタの機能を有するデコーダ
で、上記のごとく切換信号発生回路６から発生さ
れたハイレベルの制御信号φ_NFによつて、ゲート
Gaが開かれGbが閉じられると、デコーダとして
動作され、アドレスバツフア回路４からゲート
Gaを介して供給される出力信号a_x8，_x8，a_y8，
a_y8によつて、４本の出力線のうち対応する１本
がハイレベルにされる。

その結果、ハイレベルにされたデコーダ７の出
力線によつて、ゲートG₁〜G₄のうち一つだけが
開かれて、前記メインアンプMA１〜MA４にラ
ツチされていたデータが出力バツフア回路８に供
給されて出力端子D_putに出力される。

つまり、デコーダ７によつて４個のメモリマツ
ト１ａ〜１ｄの中からアドレス信号A_x8，A_y8に
対応する一つのマツトが選択されて、そこから読
み出されたデータのみが、内部信号発生回路５ａ
から供給される信号φ_OPによつて駆動される出力
バツフア回路８によつて出力される。

９は入力端子D_ioに供給されたデータが入力さ
れる入力バツフア回路、１０はライトイネーブル
信号が入力されるリードライトコントロール
信号発生回路である。データ読出し時には、ライ
トイネーブル信号がハイレベルにされ、この
WE信号に基づいてリードライトコントロール信
号発生回路１０から発生されるロウレベルの信号
RW２Ｎにより、入力バツフア回路９が非動作状
態にされる。

次に、データ書込み時にライトイネーブル信号
WEがロウレベルに変化されると、入力バツフア
回路９が信号RW２Ｎによつて動作状態にされ
る。すると、入力バツフア回路９によつて、入力
端子D_ioに供給されているデータが取り込まれる。
このデータは、上記と同じように動作されるデコ
ーダ７の出力信号により、アドレス信号A_x8，
A_y8に応じて一つだけ開かれるゲートg₁〜g₄を通
つて、書込みドライバd_io１〜d_io４の１つに送ら
れる。そして、ドライバd_io１〜d_io４によつて、
メインアンプMA１〜MA４を介してメモリセル
アレイ１内に供給される。メモリセルアレイ１内
ではＸ，Ｙデコーダによつてアドレス信号A_x0〜
A_x7およびA_y0〜A_y7に応じて各メモリマツト１ａ
〜１ｄごとに一つのメモリセルが選択されてお
り、メインアンプMA１〜MA４を介して送られ
て来たデータは対応するメモリマツト内の選択さ
れたメモリセルに書き込まれる。

上記データ書込み時には、第３図に示すよう
に、ライトイネーブル信号が信号の立下
がりよりも早く立ち下げられると（つまりアーリ
ーライトのとき）、出力バツフア回路８に供給さ
れるハイレベルの駆動信号φ_OPの発生が押えられ
るようにされている。その結果、出力バツフア回
路８によつて出力端子D_putがフローテイング状態
にされる。

第４図は、読出し時に出力バツフア回路８を駆
動させる上記信号φ_OPの発生経路およびアーリー
ライト時にこの駆動信号φ_OPの発生を押える信号
の発生経路を示す。図において、各ブロツクは、
ブロツク内に記載されている信号を発生するタイ
ミングジエネレータと考えて良い。

信号が立ち下がると、内部信号発生回路
５ａ内において、先ず信号RAS１とこれに続い
て信号RAS２が形成され、この信号RAS２に基
づいて信号φ_xが形成される。この信号RAS２と
信号φ_xは、前述のごとく、アドレスバツフア回
路４とＸデコーダ２ａ，２ｂに供給されてこれを
動作させる。

信号の立下がり後、信号が立ち下が
ると、内部信号発生回路５ｂ内において、信号
CASφNとこれに続く信号CAS１Ｎが形成され
る。そして、この信号CAS１Ｎに基づいて、信
号CAS２、続いてφ_y，φ_naと順次形成され、出力
される。読出し時には、更に上記信号φ_naに基づ
いて、内部信号発生回路５ｂ内で信号φ_nyが形成
され、この信号φ_nyから出力バツフア回路８を駆
動させる信号φ_OPが形成され、出力されるように
されていた。

ノーマルモードの読出し時には、信号と
CAS信号が交互に立ち下げられることにより、
上記経路において毎回信号φ_OPが形成され、次々
とデータが読み出される。

一方、ニブルモードの読出し時には、信
号がロウレベルにされたまま、信号がトグ
ルされる。そのため、信号の２回目の立ち
下がりの際には、系の信号発生経路から
CAS系の信号発生経路に供給される信号φ_xはハ
イレベルのままになる。しかして、信号１
ととによつて形成される信号φ_NGが、信
号がロウレベルのまま信号が立ち上がると
ハイレベルからロウレベルに変化される。これに
よつて、ニブルモードであることが判別される。
すると、系の内部信号発生回路５ｂ内では、
第４図に破線ｃで示すように、信号発生経路が変
更される。その結果、信号の立下がりによ
つて形成される信号CAS１Ｎに基づいて直接信
号φ_nyが形成され、これによつて信号φ_OPが発生さ
れて出力バツフア回路８が駆動される。このよう
にして、信号φ_OPの発生が早められることにより、
ニブルモード時における読出し速度が向上され
る。

これに対し、書込み時には、系の信号発生
経路において、信号と信号がロウレベル
になり、RAS系の信号発生経路から供給される
信号φ_XCBがハイレベルにされると、信号RWφN
が形成される。そして、この信号RWφNに基づ
いて、前記信号φ_nyの形成を阻止する信号RW１
Ｓが作られるようにされている。

従つて、ニブルモードのとき、第４図破線のよ
うな経路で信号φ_nyが形成されようとしても、
WE信号の立下がりが信号の立下がりよりも
早いと、φ_nyの発生前に、信号の立下がりに
よつて速やかに信号RW１Ｓが形成される。これ
によつて、信号φ_nyの形成が阻止されて出力バツ
フアの駆動信号φ_OPの発生が押えられる。その結
果、アーリーライトのときには、出力バツフア回
路８によつて出力端子D_putが確実にフローテイン
グ状態にされる。

しかも、上記実施例においては、系の信
号発生経路からの信号φ_XCBによつて、信号
RWφNの形成が押えられているため、信号
が立ち下がる前に信号が立ち下がつた場合
には、信号RWφNの形成が阻止される。

このように、実施例の回路では、系の信号
の発生経路が系の信号発生経路からの信号
によつて干渉を受け、信号の発生が制限されるよ
うにされている。これによつて、回路の誤動作が
防止される。

最後に、ニブルモード時における第１図の回路
の動作を簡単に説明する。

ニブルモード時には、第３図のごとく、
信号がロウレベルにされたまま、信号がト
グルされる。すると、切換信号発生回路６がこの
RAS信号と信号とからニブルモードである
ことを判別し、信号の２回目の立下がりに
同期して制御信号φ_NFがハイレベルに変化される。
これによつて、ゲートGaが閉じられて、代わり
にゲートGbが開かれる。

その結果、上記デコーダ７には、アドレスバツ
フア回路４からの出力信号a_x8，_x8，a_y8，_y8が
供給されなくなり、代わりにゲートGbを介して
CAS信号が供給される。すると、デコーダ７は
シフトレジスタとして動作されるようになる。

つまり、信号が信号の立下がりに続
いて最切に立ち下がつてしばらくすると、アドレ
ス信号A_x8，A_y8に応じてデコーダ（シフトレジ
スタ）７のいずれか一つの出力線がハイレベルに
される。しかして、この間にメインアンプMA１
〜MA４には４ビツトのデータがラツチされてい
る。従つて、最初にハイレベルにされたシフトレ
ジスタ７の出力線に対応するゲートG₁〜G₄が開
かれて、メインアンプMA１〜MA４内の１つの
データが出力バツフア回路８に供給されて出力さ
れる。次に、信号が立下がりを繰り返す度
毎に、シフトレジスタ７が動作されて、出力線の
ハイレベルの状態が次々とシフトされて行く。こ
れによつて、メインアンプMA１〜MA４内にラ
ツチされていたデータが順次読み出される。しか
も、このとき４ビツトのデータをメインアンプか
ら読み出すために動作されるシフトレジスタ７は
CAS信号の変化によつて駆動され出力バツフア
の駆動信号の形成も早くされるので、アドレス信
号を変化させてメモリセルアレイ内から１ビツト
ずつデータを読み出す方式に比べて高速で読み出
すことができるようになる。

なお、ニブルモードにおけるデータ書込み時に
は、リードライトコントロール信号発生回路１０
に入力されるライトイネーブル信号に基づい
て発生される信号RW２によつて、入力バツフア
回路９が動作される。また、このとき、信号φ_OP
が発生されなくなるので、出力バツフア回路８は
動作されない。そして、デコーダ７がシフトレジ
スタとして動作されて、信号のトグルによ
りシフトされ、ゲートg₁〜g₄が切り換えられて４
ビツトのデータが書込みドライバd_io１〜d_io４に
よつて順番にメモリセルアレイ１内の各メモリマ
ツト１ａ〜１ｄの同一アドレス位置に書き込まれ
て行く。

このように、ニブルモードでは、４ビツトのデ
ータが連続してシリアルに読み書きされる。ま
た、前述したノーマルモードでは、１番ピンをア
ドレスA₈として使用し、アドレス信号A_x8とA_y8
を時分割で入力させてやることにより、所望の一
ビツトデータを読み出すことができる。つまりこ
の実施例のRAMは、ニブルモードでも、通常の
ランダムアクセス可能な256KビツトRAMとして
も使用できるようにされている。

以上説明したごとく、上記実施例においては、
４ビツトのデータを連続して高速に読み出し、あ
るいは書き込むことができるニブルモードを備え
たダイナミツクRAMにおいて、書込み時に、
CAS信号とライトイネーブル信号とから、出
力バツフアを動作させる駆動信号を発生させない
ようにする信号が形成されるようにされているの
で、出力を確実にフローテイングさせることがで
きるという効果がある。

なお、実施例では、ニブルモードを備えた
256KビツトダイナミツクRAMについて説明した
が、８ビツトのデータを連続して読み書きできる
バイトモード等を備えたダイナミツクRAM、あ
るいは、１メガビツト以上のRAMにも適用する
ことができるものである。

【図面の簡単な説明】

第１図は本発明が適用されるダイナミツク
RAMの一例を示す回路構成図、第２図はその回
路内における各部の信号のタイミングを示すタイ
ミングチヤート、第３図はアーリーライトのとき
の外部信号のタイミングを示すタイミングチヤー
ト、第４図は内部信号発生回路における信号の発
生経路の一例を示すブロツク説明図である。 １…メモリセルアレイ、１ａ，１ｂ，１ｃ，１
ｄ…メモリマツト、７…シフトレジスタ機能付デ
コーダ、MA１〜MA４…メインアンプ。

Claims (1)

【特許請求の範囲】
1. １ 複数のメモリセルがマトリツクス状に配設さ
   れてなるメモリセルアレイを備え、外部から供給
   される制御信号，および読出し書込み
   制御信号に基づいて複数ビツトのデータがシ
   リアルに読出され、あるいは書込み可能にされて
   なる半導体記憶装置において、上記制御信号のう
   ち一方の制御信号もしくは該制御信号に基づいて
   形成された信号と上記読出し書込み制御信号とか
   ら、出力バツフアを動作させる信号を書込み時に
   発生させないようにする信号が形成され、かつ該
   信号の形成が他方の制御信号から形成された信号
   により制限されるようにされてなることを特徴と
   する半導体記憶装置。