JP2020190974A - 無線タグ、無線タグシステム、及び半導体装置 - Google Patents

Abstract

【課題】簡素な構成で効率よく動作することができる無線タグ、無線タグシステム、半導体装置を提供する。【解決手段】本実施形態に係る無線タグは、無線信号を受信するアンテナ１０と、アンテナ１０で受信した無線信号の包絡線を検波して、包絡線に応じたパワークロック信号を生成する変換器２０と、パワークロック信号を電源として断熱動作するシフトレジスタ３０と、を備えている。【選択図】図１

Description

本発明は無線タグ、無線タグシステム、及び半導体装置に関する。

ＲＦＩＤ(Radio Frequency Identification)タグには、バッテリを内蔵するアクティブ型と、内蔵しないパッシブ型がある。パッシブ型のＲＦＩＤタグでは、外部からの電磁波を動力源として動作する。

非特許文献１には、ＲＦエネルギー源を用いて、センサに給電する方法が開示されている。非特許文献１では、ループアンテナと、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)整流器とが用いられている。そして、ＲＦパワーをＤＣパワーに変換している。

M. Stoopman et al., " Co-Design of a CMOS Rectifier and Small Loop Antenna for Highly Sensitive RF Energy Harvesters" IEEE JSSC, March 2014, pp. 622 -634.

ＲＦＩＤタグにおいて、受信した電波を定電圧発生回路により一定のＤＣ電圧に変換する場合、出力電圧を平滑化するための容量素子が大型化するという問題点がある。さらに、無線タグにおける回路を動作させるためのクロック信号が必要となるため、別途クロック信号発生回路を搭載する必要がある。

本実施形態は、上記の問題点に鑑みてなされたものであり、簡素な構成で効率的に動作することができる無線タグ、無線タグシステム、及び半導体装置を提供することを目的とする。

本実施の形態に係る無線タグは、無線信号を受信するアンテナと、前記アンテナで受信した無線信号の包絡線を検波して、前記包絡線に応じたパワークロック信号を生成する変換器と、前記パワークロック信号を電源として断熱動作する断熱論理回路と、を備えている。

上記の無線タグは、前記断熱論理回路からの出力信号を変調して、前記アンテナに出力する負荷変調器と、をさらに備えていてもよい。

上記の無線タグにおいて、前記断熱論理回路が、前記パワークロック信号に同期して、レジスタ値を順次出力するシフトレジスタを備えていてもよい。

上記の無線タグにおいて、前記シフトレジスタが、複数段のレジスタ部を備え、前記レジスタ部が、前記パワークロック信号の立ち下がりエッジで動作するＮＭＯＳ回路と、前記パワークロック信号の立ち上がりエッジで動作するＰＭＯＳ回路と、を備えていてもよい。

上記の無線タグにおいて、前記無線信号が、振幅変調されていてもよい。

上記の無線タグにおいて、前記変換器が、前記アンテナの電圧を昇圧して、前記パワークロック信号を出力する複数段の第１の昇圧回路と、前記アンテナの電圧を昇圧する第２の昇圧回路と、前記第１の昇圧回路の出力と前記第２の昇圧回路の出力とに接続され、前記パワークロック信号の立ち下がりエッジでオンするＰＭＯＳトランジスタと、を備えていてもよい。

本実施の形態にかかる無線タグシステムは、上記の無線タグと、前記無線タグの動作周波数で振幅変調された前記無線信号を放射するリーダと、を備えていてもよい。

本実施の形態にかかる半導体装置は、無線タグに搭載される半導体装置であって、無線信号を受信するアンテナと、前記アンテナで受信した無線信号の包絡線を検波して、前記包絡線に応じたパワークロック信号を生成する変換器と、前記パワークロック信号を電源として断熱動作する断熱論理回路と、を備えたものである。

本実施の形態によれば、簡素な構成で効率的に動作することができる無線タグ、無線タグシステム、及び半導体装置を提供することができる。

実施の形態１にかかる無線タグシステムの構成を示すブロック図である。 ＲＦＩＤタグにおける信号波形を示す図である。 断熱論理回路であるシフトレジスタを示す図である。 シフトレジスタにおけるＮＭＯＳ回路を示す図である。 ＮＭＯＳ回路における信号波形を示す模式図である。 シフトレジスタにおけるＰＭＯＳ回路を示す図である。 ＰＭＯＳ回路における信号波形を示す模式図である。 シフトレジスタの１段のレジスタ部を示す図である。 レジスタ部における信号波形を示す図である。 シフトレジスタにおけるビット配列を説明するための図である。 シフトレジスタでの初期化を説明するための図である。 初期化時の出力波形を説明するための図である。 アンテナの構成を模式的に示す平面図である。 アンテナのインピーダンス特性を示す図である。 変換器の一例を示す回路図である。 変換器の出力特性を示す図である。 負荷変調器の一例を示す回路図である。 負荷変調器のマッチング特性を示す図である。 シミュレーションに用いた回路を説明するため図である。 シミュレーションで得られた波形図である。 ＲＦＩＤタグに利用可能な半導体装置を模式的に示す平面図である。 実施の形態２にかかる変換器を説明するための回路図である。 実施の形態２にかかる変換器の実装例を示す図である。

実施の形態１．
（全体構成）
以下、図面を参照して本発明の実施の形態について説明する。図１は、本実施の形態１にかかるＲＦＩＤタグの構成を示すブロック図である。図１に示すように、無線タグシステムの構成を簡略化して示す図である。

無線タグシステムは、ＲＦＩＤタグ１００と、リーダ２００と、を備えている。ＲＦＩＤタグ１００は、物や人などを識別するためのデータ（ＩＤともいう）を格納している。例えば、ＲＦＩＤタグ１００は、固有のＩＤが付された無線タグである。リーダ２００は、ＲＦＩＤタグ１００に格納されているデータを読み出す。ＲＦＩＤタグ１００は、非接触のパッシブ型ＲＦＩＤタグであり、リーダ２００からの無線信号を電力源として動作する。ＲＦＩＤタグ１００は、非接触ＩＣカードなどに搭載されている。

リーダ２００は、無線信号を送信するアンテナ２１０を備えている。リーダ２００は、ＲＦＩＤタグ１００の動作周波数で搬送波を振幅変調する。リーダ２００は、振幅変調された無線信号をアンテナ２１０から放射する。

ＲＦＩＤタグ１００は、アンテナ１０と、変換器２０と、シフトレジスタ３０と、負荷変調器５０と、を備えている。アンテナ１０は、リーダ２００から送信された無線信号を受信する。アンテナ１０で受信された無線信号は、変換器２０に入力される。

変換器２０は、無線信号をパワークロック信号に変換する。図２は、無線信号ＲＦＩＮとパワークロック信号の信号波形を模式的に示す図である。無線信号は振幅変調された振幅変調波である。具体的には、無線信号ＲＦＩＮはオンオフ変調（ＯＯＫ：On-OFF Keying）されている。つまり、リーダ２００は、搬送波を間欠的に送信する。換言すると、無線信号では、搬送波があるオン期間と搬送波がないオフ期間が交互に繰り返される。変換器２０は、無線信号の包絡線を検波して、包絡線に応じたパワークロック信号を生成する。

パワークロック信号は、オンオフ変調された無線信号の変調周波数に応じて変動する電源となる。つまり、パワークロック信号は、振幅変調の変調周波数と同じ周波数となる。オンオフ変調された無線信号を用いることで消費電力を低減することができる。例えば、無線信号のデューティ比が１／１０である場合、平均的な消費電力を１／１０程度に低減することができる。変換器２０は、パワークロック信号をシフトレジスタ３０に出力する。

シフトレジスタ３０は、断熱動作を行う断熱論理回路である。つまり、シフトレジスタ３０は、パワークロック信号を電源として動作する。シフトレジスタ３０は、格納しているデータを負荷変調器５０に順次出力する。つまり、パワークロック信号のクロック周期で、シフトレジスタ３０は、データを１ビットずつ負荷変調器５０に出力する。

負荷変調器５０は、シフトレジスタ３０からの出力信号を変調して、アンテナ１０に出力する。これにより、シフトレジスタ３０に格納されているデータが、アンテナ１０から送信される。リーダ２００は、ＲＦＩＤタグ１００から送信された無線信号を受信すると、データを復元する。これにより、リーダ２００がＲＦＩＤタグ１００に格納されているデータ（ＩＤ）を読み取ることができる。よって、リーダ２００が、ＲＦＩＤタグ１００を識別することができる。

（シフトレジスタ３０）
断熱動作するシフトレジスタ３０の構成について説明する。図３は、シフトレジスタ３０の構成とそのＩＤを説明するための図である。シフトレジスタ３０は、複数段のレジスタ部３１〜３４を備えている。レジスタ部３１〜３４はそれぞれ１ビットのデータ（レジスタ値ともいう）を保持している。ここでは、４つのレジスタ部３１〜３４が示されているが、レジスタ部の段数は格納するデータのビット数に応じたものとなる。レジスタ部３１が１段目に配置され、レジスタ部３４が最終段に配置されているとする。また、シフトレジスタ３０はリング型シフトレジスタであり、最終段のレジスタ部３４の出力が１段目のレジスタ部３１の入力に戻っている。よって、シフトレジスタ３０は、複数ビットのレジスタ値を記憶するROM（Read Only Memory）として機能する。

レジスタ部３１〜３４のそれぞれは、後述するように、ＮＭＯＳ回路とＰＭＯＳ回路とを備えている。レジスタ部３１〜３４にはパワークロック信号が入力されている。レジスタ部３１〜３４はパワークロック信号を電源として動作する。レジスタ部３１〜３４は、パワーロック信号に同期して、次段のレジスタ部にデータを出力する。最終段のレジスタ部３４から順に格納したデータを出力する。シフトレジスタ３０が、複数ビットのＩＤを負荷変調器５０に出力することができる。

次に、断熱動作するＮＭＯＳ回路４１について、図４，及び図５を用いて説明する。図３は、ＮＭＯＳ回路４１の一例の回路図である。図５は、ＮＭＯＳ回路４１における信号波形を示す模式図である。ＮＭＯＳ回路４１は、６個のトランジスタＭｎ１〜Ｍｎ６を備えている。トランジスタＭｎ１〜Ｍｎ６は、ｎチャネルＭＯＳ（以下、ＮＭＯＳとする）トランジスタである。ＮＭＯＳ回路４１は、ＮＭＯＳトランジスタで構成された断熱論理回路である。

パワークロック信号は、トランジスタＭｎ１、Ｍｎ３、Ｍｎ５、Ｍｎ６のソースに入力される。また、パワークロック信号は、トランジスタＭｎ５，Ｍｎ６のゲートに入力されている。入力端子ＩＮＰは、トランジスタＭｎ１のゲートに接続されている。入力端子ＩＮＮは、トランジスタＭｎ３のゲートに接続されている。トランジスタＭｎ１のドレインはトランジスタＭｎ２のソースに接続されている。トランジスタＭｎ３のドレインは、トランジスタＭｎ４のソースに接続されている。

トランジスタＭｎ２、Ｍｎ６のドレインは出力端子ＯＵＴＮに接続されている。また、トランジスタＭｎ４のゲートは、出力端子ＯＵＴＮに接続されている。トランジスタＭｎ４、Ｍｎ５のドレインは出力端子ＯＵＴＰに接続されている。また、トランジスタＭｎ２のゲートは、出力端子ＯＵＴＰに接続されている。

ＮＭＯＳ回路４１は、パワークロック信号の立ち下がりエッジ(falling edge)でのレベルを評価する。つまり、パワークロック信号の立ち下がりエッジのタイミングで、ＮＭＯＳ回路４１の出力端子ＯＵＴＰ、ＯＵＴＮのレベルが変化する。

パワークロック信号がＨレベルとなると、ダイオード接続されたトランジスタＭｎ５，Ｍｎ６がオンする。よって、パワークロック信号に従って、出力端子ＯＵＴＰ，ＯＵＴＮがＨレベルとなる。パワークロック信号の立ち上がりエッジ（rising edge）で、出力端子ＯＵＴＰ、ＯＵＴＮの両方がＨレベルとなる。

データが１の場合、入力端子ＩＮＰがＨレベルで、入力端子ＩＮＮがＬレベルとなる。入力端子ＩＮＰがＨレベルの場合、パワークロック信号が立ち下がると、トランジスタＭｎ１、Ｍｎ２がオンする。よって、出力端子ＯＵＴＮ側の電荷がパワークロック側に流れる。パワークロック信号の立ち下がりエッジで、出力端子ＯＵＴＮがＬレベルとなり、１が出力される。

データが０の場合、入力端子ＩＮＰがＬレベルで、入力端子ＩＮＮがＨレベルとなる。入力端子ＩＮＮがＨレベルの場合、パワークロック信号が立ち下がると、トランジスタＭｎ３、Ｍｎ４がオンする。よって、出力端子ＯＵＴＰ側の電荷がパワークロック側に流れる。パワークロック信号の立ち下がりエッジで、出力端子ＯＵＴＰがＬレベルとなり、０が出力される。

次に断熱動作するＰＭＯＳ回路４２について、図６，及び図７を用いて説明する。図６は、ＰＭＯＳ回路４２の構成を示す回路図である。図７は、ＰＭＯＳ回路４２における信号波形を示す模式図である。ＰＭＯＳ回路４２は、６個のトランジスタＭｐ１〜Ｍｐ６を備えている。トランジスタＭｐ１〜Ｍｐ６は、ｐチャネルＭＯＳ（以下、ＰＭＯＳとする）トランジスタである。ＰＭＯＳ回路４２は、ＰＭＯＳトランジスタで構成された断熱論理回路である。

パワークロック信号は、トランジスタＭｐ１、Ｍｐ３、Ｍｐ５、Ｍｐ６のソースに入力される。また、パワークロック信号は、トランジスタＭｐ５，Ｍｐ６のゲートに入力されている。入力端子ＩＮＰは、トランジスタＭｐ１のゲートに接続されている。入力端子ＩＮＮは、トランジスタＭｐ３のゲートに接続されている。トランジスタＭｐ１のドレインはトランジスタＭｐ２のソースに接続されている。トランジスタＭｐ３のドレインは、トランジスタＭｐ４のソースに接続されている。

トランジスタＭｐ２、Ｍｐ６のドレインは出力端子ＯＵＴＮに接続されている。また、トランジスタＭｐ４のゲートは、出力端子ＯＵＴＮに接続されている。トランジスタＭｐ４、Ｍｐ５のドレインは出力端子ＯＵＴＰに接続されている。また、トランジスタＭｐ２のゲートは、出力端子ＯＵＴＰに接続されている。

ＰＭＯＳ回路４２は、パワークロック信号の立ち上がりエッジでのレベルを評価する。つまり、パワークロック信号の立ち上がりエッジのタイミングで、ＰＭＯＳ回路４２の出力端子ＯＵＴＰ、ＯＵＴＮのレベルが変化する。

ＮＭＯＳ回路４１とＰＭＯＳ回路４２とを組み合わせることで、レジスタ部３１を構成することができる。図８は、ＮＭＯＳ回路４１とＰＭＯＳ回路４２とを組み合わせたレジスタ部３１の構成を示す。図９は、レジスタ部３１の信号波形を模式的に示す図である。なお、レジスタ部３２〜３４はレジスタ部３１と同様の構成であるため、説明を省略する。

図８のレジスタ部３１では、ＮＭＯＳ回路４１の出力側にＰＭＯＳ回路４２が配置されている。図４のＮＭＯＳ回路４１の出力端子ＯＵＴＰ、ＯＵＴＮが図８のノードＸ１Ｐ、Ｘ１Ｎとなる。そして、ノードＸ１Ｐ、Ｘ１Ｎが、図６のＰＭＯＳ回路４２の入力端子ＩＮＰ、ＩＮＮとなる。ＮＭＯＳ回路４１は、パワークロック信号の立ち下がりエッジで動作し、ＰＭＯＳ回路４２が立ち上がりエッジで動作する。このようにすることで、単相のパワークロック信号に応じて、レジスタ部３１がデータを伝送する。よって、シフトレジスタ３０が格納しているデータを順次出力する。

ＮＭＯＳ回路４１とＰＭＯＳ回路４２は、それぞれパワークロック信号を電源として動作する断熱論理回路である。断熱論理回路を用いることで、消費電力を低減することができ、効率的な動作が可能となる。

さらに、本実施の形態ではパワークロック信号を電源と用いている。よって、一定の電圧を出力する電源を得るための大きなキャパシタが不要となる。つまり、大きなキャパシタを用いて、電圧を平滑化する必要がなくなる。さらに、クロック信号を発生するクロック信号発生回路別途搭載する必要が無い。よって、装置構成を簡素化、小型化することができる。

次に、シフトレジスタ３０のメモリ機能について説明する。図１０は、レジスタ部３１〜３４の所望のビット配列を得るための配線接続を示す図である。具体的には、レジスタ部間の配線接続が、ストレート接続とクロス接続の２通りある。ストレート接続をＳとし、クロス接続をＣとして示す。なお、ストレート接続Ｓでは、前段のレジスタ部の出力と次段のレジスタ部の入力とが非反転接続されている。具体的には、前段のレジスタ部の非反転出力端子が次段のレジスタ部の非反転入力端子に接続され、かつ、前段のレジスタ部の反転出力端子が次段のレジスタ部の反転入力端子に接続されている。

一方、クロス接続Ｃでは、前段のレジスタ部の出力と次段のレジスタ部の入力とが反転接続されている。具体的には、前段のレジスタ部の非反転出力端子が次段のレジスタ部の反転入力端子に接続され、かつ、前段のレジスタ部の反転出力端子が次段のレジスタ部の非反転入力端子に接続されている。ストレート接続Ｓとクロス接続Ｃにより、ビット配列を決定することができる。

ストレート接続Ｓの場合、連続する２ビットが同じ値を示し、クロス接続Ｃの場合、連続する２ビットが異なる値を示す。ストレート接続された２段のレジスタ部は、“００”又は“１１”のデータを示す。クロス接続された２段のレジスタ部は、“０１”または“１０”のデータを示す。図１０では、クロス接続Ｃとストレート接続Ｓが交互になっている。ストレート接続とクロス接続を交互にすると、２ビットずつデータが変わる。パワークロック信号の最初の立ち上がりエッジにおいて、全段で出力端子ＯＵＴＰが１、出力端子ＯＵＴＮが０とすると、ＣＳＣＳ接続で、ＩＤは１１００１１００・・・となる。配線接続の極性を変えることで、ビット配列を決定することができる。なお、図１０では、４ビットのシフトレジスタ３０を示しているため、１６パターンのビット配列を得ることができる。

このように、レジスタ部間の配線接続を変えることで、所望のビット配列を得ることができる。つまり、設定したいＩＤのビット配列に応じて、Ｓ接続とＣ接続の組み合わせを変えればよい。例えば、配線パターンを形成する工程において、フォトレジストを露光するためのマスクの設計を変えることで、所望のビット配列を得ることができる。あるいは、配線パターンを形成する工程で電子ビーム露光を用いてもよい。配線パターンの形成工程のみを変えることで、Ｃ接続とＳ接続とを任意に選択することができる。これにより、製造コストの上昇を抑制することができる。

次に、シフトレジスタ３０の初期化について、図１１、図１２を用いて説明する。ＰＭＯＳ回路４２の入力段のトランジスタＭｐ１，Ｍｐ２とトランジスタＭｐ３，Ｍｐ４のゲート幅にオフセットを与えることで、初期化を行うことができる。図１１では、トランジスタＭｐ３、Ｍｐ４のゲート幅を、トランジスタＭｐ１、Ｍｐ２のゲート幅よりも広くしている例を示している。図１２では、ゲート幅のオフセットがある場合とない場合における出力端子ＯＵＴＰ、ＯＵＴＮの変化を示している。なお、図１２では出力端子ＯＵＴＰの電位を破線で示し、出力端子ＯＵＴＮの電位を実線で示している。

トランジスタＭｐ３、Ｍｐ４のゲート幅がトランジスタＭｐ１、Ｍｐ２のゲート幅よりも広くなっている。よって、最初のパワークロック信号の立ち上がりエッジで、出力端子ＯＵＴＰが出力端子ＯＵＴＮよりも速く充電される。全段のレジスタ部において、パワークロック信号の最初の立ち上がりエッジで出力端子ＯＵＴＰが１、出力端子ＯＵＴＮが０となる。つまり、全段のレジスタ部に同じ値のデータが格納される。一方、ゲート幅のオフセットがない場合、つまり、トランジスタＭｐ１〜Ｍｐ４のゲート幅が同じである場合、出力端子ＯＵＴＰと出力端子ＯＵＴＮの電位が同じ速度で変化する。

本実施の形態によれば、図１０に示した配線接続に基づいて、任意のＩＤを任意に設定することができる。もちろん、トランジスタＭｐ１、Ｍｐ２のゲート幅がトランジスタＭｐ３、Ｍｐ４のゲート幅よりも広くなっていてもよい。つまり、全段のレジスタ部において、トランジスタＭｐ１、Ｍｐ２のゲート幅とトランジスタＭｐ３、Ｍｐ４のゲート幅が異なっていればよい。この場合でも、全てのＩＤにおいて、ゲートの形成工程におけるフォトマスクを共通化することができる。換言すると、配線パターンの形成工程におけるフォトマスクのみをＩＤに応じて変更すればよい。よって、製造コストの上昇を抑制することができる。

（アンテナ１０）
次に、アンテナ１０の構成について、図１３を用いて説明する。図１３は、アンテナ１０の一例を示す平面図である。アンテナ１０は、図１３に示すように、ダブルループアンテナとなっている。図１４は、アンテナ１０のインピーダンス特性のシミュレーション結果を示すグラフである。ここでは、５ＧＨｚの周波数帯をターゲットとしている。

（変換器２０）
変換器２０の構成について、図１５を用いて説明する。図１５は、変換器２０の一例を示す回路図である。変換器２０は、電圧増幅器２１と負荷抵抗２２とダイオード２３とを備えている。なお、ポートＲＦＩＮ＋、及びポートＲＦＩＮ−は差動構成のアンテナ１０の接続ポートである。ここでは、電圧増幅器２１は、６段の昇圧回路２４が設けられているとして説明する。もちろん、昇圧回路２４の段数は６段に限られるものではない。

昇圧回路２４は、ＣＭＯＳスイッチ回路２８と２つのキャパシタ２９を備えたチャージポンプ回路であり、入力電圧を昇圧する。昇圧回路２４は、ＣＭＯＳスイッチ回路２８のポートＲＦＩＮ＋側とポートＲＦＩＮ−側にはそれぞれ、キャパシタ２９が接続されている。ポートＲＦＩＮ＋とポートＲＦＩＮ−との間の電圧を電源電圧として、昇圧回路２４が動作する。ＣＭＯＳスイッチ回路２８は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタがクロス接続されたスイッチとして機能する。ＣＭＯＳスイッチ回路２８の動作に応じて、キャパシタ２９がチャージされる。６段の昇圧回路２４の出力側に負荷抵抗２２が設けられている。つまり、複数段の昇圧回路２４が、アンテナ１０のポート間の電圧を昇圧して、パワークロック信号を出力する。変換器２０は、アンテナ１０が受信した受信信号の包絡線をパワークロック信号として出力する。

図１６は、変換器２０の出力特性のシミュレーション結果を示すグラフである。横軸は入力パワー［ｄＢｍ］であり、縦軸は変換器２０の出力電圧［Ｖ］である。なお、搬送波の周波数は５．８ＧＨｚとしている。シフトレジスタ３０が振幅１．８Ｖのパワークロック信号で動作する場合、入力パワーは−１０ｄＢｍ以上とすればよい。ＯＯＫ変調された無線信号のデューティ比が０．１であるとすると、平均的に要求される受信パワーは−２０ｄＢｍ以上であればよい。

（負荷変調器５０）
次に、負荷変調器５０の構成について、図１７を用いて説明する。図１７は、負荷変調器５０の一例を示す回路図である。図１８は、負荷変調器５０のマッチング特性のシミュレーション結果を示すグラフである。負荷変調器５０は、トランジスタ５１とキャパシタ５２、５３とを備えている。アンテナ１０のポートＲＦＩＮ＋とポートＲＦＩＮ−との間には、キャパシタ５２とトランジスタ５１とキャパシタ５３とが直列に接続されている。

シフトレジスタ３０から出力されたＩＤ（データ）が、トランジスタ５１のゲートに入力される。トランジスタ５１はＮＭＯＳトランジスタであり、ＩＤに応じて動作するスイッチである。トランジスタ５１のドレインはキャパシタ５２に接続され、トランジスタ５１のソースは、キャパシタ５３に接続されている。負荷変調器５０は、ＩＤに応じて送信信号Ｓ１１を変調する。図１８に示すように、ＩＤが０Ｖのとき、送信信号は−６ｄＢとなり、ＩＤが１．８Ｖで良好なマッチング特性を示す。

（シミュレーション結果）
図１９、及び図２０を用いて、本実施の形態にかかるＲＦＩＤシステムでのシミュレーション結果について説明する。図１９は、シミュレーションに用いたＲＦＩＤタグと、シミュレーション条件を示す図である。図２０は、シミュレーションにより得られた波形図である。

図１９に示すように、リーダから送信される無線信号のデューティ比を０．１とし、データレートを１０ｋｂｐｓとし、入力パワーを−１０ｄＢｍとしている。デューティ比が０．１であるため、ＯＯＫ変調の平均的なパワーが−２０ｄＢｍとなる。図２０に示すように、アンテナ１０で受信した無線信号ＲＦＩＮの振幅は、１００ｍＶとなる。変換器２０が生成したパワークロック信号の振幅は１．８Ｖとなる。つまり、変換器２０は、振幅が１００ｍＶの受信信号を１．８Ｖまで昇圧している。図２０では、ＩＤの４ビットが“１００１”を示す場合に、アンテナ１０から再放射された無線信号のパワーRe-Rad Powerが示されている。アンテナ１０から“１００１”の４ビットデータが送信信号として放射されている。レジスタ値が１００μｓｅｃ間隔で送信される。つまり、無線タグ１００は、１０ｋｂｐｓのデータレートでＩＤを送信する。

実装例
ＲＦＩＤタグとして利用される半導体装置について、図２１を用いて説明する。図２１では、ＲＦＩＤタグとして利用される半導体チップ１１０の構成を模式的に示す平面図である。基板１０１は、半導体基板であり、厚さ１５０μｍのシリコン基板を用いることができる。基板１０１上には、アンテナ１０と、コア領域１０２と、を備えている。アンテナ１０は、図１３に示したループアンテナである。コア領域１０２は、変換器２０、シフトレジスタ３０、及び負荷変調器５０が形成された回路形成領域である。ここでは、シフトレジスタ３０を１２８ビットとしている。コア領域１０２は、０．３ｍｍ×０．３ｍｍの矩形状の領域である。アンテナ１０の中央部にコア領域１０２が形成されている。ここでは、０，１８μｍのＣＭＯＳプロセスでコア領域１０２の回路を形成している。

実施の形態２．
実施の形態２では、変換器２０の構成が実施の形態１と異なっている。変換器２０以外の構成については、実施の形態１と同様であるため説明を省略する。変換器２０の回路構成を図２２に示す。図２２は、変換器２０の回路図である。図２２に示すように、変換器２０は、第１の昇圧回路２５と、第２の昇圧回路２６と、ＰＭＯＳトランジスタ２７と、を備えている。

第１の昇圧回路２５が、主たるパワークロック発生器であり、実施の形態１の昇圧回路２４と同様に動作する。第２の昇圧回路２６は、従たるパワークロック発生器となる。実施の形態２では、アンテナ１０とシフトレジスタ３０との間に、第１の昇圧回路２５と第２の昇圧回路２６とが並列に配置されている。実施の形態１と同様に第１の昇圧回路２５が入力電圧を昇圧してパワークロック信号を出力する。つまり、複数段の第１の昇圧回路２５が、アンテナ１０のポート間の電圧を昇圧して、パワークロック信号を出力する。第２の昇圧回路２６の出力がＰＭＯＳトランジスタ２７を介して、第１の昇圧回路２５の出力に接続されている。第２の昇圧回路２６の出力は、ＰＭＯＳトランジスタ２７のゲートに接続されている。

第１の昇圧回路２５と第２の昇圧回路２６とは、実施の形態１で示した昇圧回路２４と同様の構成であるため、詳細な説明を省略する。ここで、第２の昇圧回路２６は、第１の昇圧回路２５よりも回路サイズが小さくなっている。例えば、第２の昇圧回路２６のトランジスタサイズを、第１の昇圧回路２５のトランジスタサイズよりも小さくする。第２の昇圧回路２６のキャパシタ２９の容量を、第１の昇圧回路２５のキャパシタ２９の容量よりも小さくしてもよい。

パワークロック信号がＨレベルの時、ＰＭＯＳトランジスタ２７がオフ状態となるため、実施の形態１と同様に動作する。パワークロック信号がＬレベルになるとき、第２の昇圧回路２６がＰＭＯＳトランジスタ２７をオンする。つまり、パワークロック信号が立ち下がりエッジで、ＰＭＯＳトランジスタ２７がオンする。第２の昇圧回路２６は、第１の昇圧回路２５からのパワークロック信号がＬになるのをアシストする。このようにすることで、パワークロック信号の立ち下がりを高速化することができる。

本実施の形態の構成によりパワークロック信号の立ち下がりを早くすることができる。これにより、ＲＦＩＤタグ１００の高速動作が可能になる。つまり、パワークロック信号の立ち上がりが遅いと、シフトレジスタ３０からのＩＤの読み出しを高速化することが困難になる。特に、パワークロック信号が供給される回路の回路規模が大きくなった場合、高速化がより困難になる。本実施の形態野構成によれば、ワークロック信号が供給される回路の回路規模が大きくなった場合でも、高速な動作が可能となる。

図２３では、図２２の回路の実装例を示す図である。図２３では、５段の第１の昇圧回路２５が設けられており、これらを第１の昇圧回路２５ａ〜２５ｅとして示している。そして、４段目の第１の昇圧回路２５ｄの出力が第１の昇圧回路２５ｅと第２の昇圧回路２６とに入力されている。この構成によれば、パワークロック信号の立ち下がりを速くすることができるため、無線タグ１００の動作を高速化することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１０ アンテナ
２０ 変換器
２１ 電圧増幅器
２２ 負荷抵抗
２３ ダイオード
２４ 昇圧回路
２５ 第１の昇圧回路
２６ 第２の昇圧回路
２７ ＰＭＯＳトランジスタ
２８ ＣＭＯＳスイッチ回路
２９ キャパシタ
３０ シフトレジスタ
３１〜３４ レジスタ部
４１ ＮＭＯＳ回路
４２ ＰＭＯＳ回路
５０ 負荷変調器
５１ トランジスタ
５２ キャパシタ
５３ キャパシタ
１００ 無線タグ
２００ リーダ
２１０ アンテナ

Claims (8)

1. 無線信号を受信するアンテナと、
   前記アンテナで受信した無線信号の包絡線を検波して、前記包絡線に応じたパワークロック信号を生成する変換器と、
   前記パワークロック信号を電源として断熱動作する断熱論理回路と、を備えた無線タグ。
2. 前記断熱論理回路からの出力信号を変調して、前記アンテナに出力する負荷変調器と、をさらに備えた請求項１に記載の無線タグ。
3. 前記断熱論理回路が、前記パワークロック信号に同期して、レジスタ値を順次出力するシフトレジスタを備えている請求項１、又は２に記載の無線タグ。
4. 前記シフトレジスタが、複数段のレジスタ部を備え、
   前記レジスタ部が、
   前記パワークロック信号の立ち下がりエッジで動作するＮＭＯＳ回路と、
   前記パワークロック信号の立ち上がりエッジで動作するＰＭＯＳ回路と、を備えている請求項３に記載の無線タグ。
5. 前記無線信号が、振幅変調されていることを特徴とする請求項１〜４のいずれか１項に記載の無線タグ。
6. 前記変換器が、
   前記アンテナの電圧を昇圧して、前記パワークロック信号を出力する複数段の第１の昇圧回路と、
   前記アンテナの電圧を昇圧する第２の昇圧回路と、
   前記第１の昇圧回路の出力と前記第２の昇圧回路の出力とに接続され、前記パワークロック信号の立ち下がりエッジでオンするＰＭＯＳトランジスタと、を備えている請求項１〜５のいずれか１項に記載の無線タグ。
7. 請求項１〜６のいずれか１項に記載の無線タグと、
   前記無線タグの動作周波数で振幅変調された前記無線信号を放射するリーダと、を備えた無線タグシステム。
8. 無線タグに搭載される半導体装置であって、
   無線信号を受信するアンテナと、
   前記アンテナで受信した無線信号の包絡線を検波して、前記包絡線に応じたパワークロック信号を生成する変換器と、
   前記パワークロック信号を電源として断熱動作する断熱論理回路と、を備えた半導体装置。

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