JP4403372B2 - データ通信装置 - Google Patents

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Description

本発明は、ＭＯＳトランジスタの組み合わせにより構成される半導体回路によって駆動するアンテナを持つリーダ／ライタ等の通信機器を構成するデータ通信装置に関する。さらに詳細には、アンテナによって受信される外部磁界に基づく半導体回路内のラッチアップ防止構成を持つデータ通信装置に関する。
昨今、無線データ通信を行なう非接触型ＩＣカードが様々な分野で利用されている。ＩＣカードは、データ処理手段としてのＣＰＵ、データ記憶手段としてのメモリ、およびデータ通信手段を搭載したデバイスであり、例えばＩＣカード内のメモリに乗車券情報や定期券情報を格納し、駅の改札に設置されたリーダ／ライタによって情報を読み取り、読み取り情報に基づく改札制御を可能としたり、あるいは、電子決済を行なうための電子マネーとして利用したり、あるいはキャッシュカード、社員証、各種会員カード等の身分証明書などとして利用するなど、様々な分野で利用されている。
ＩＣカードからの情報の読み取り、あるいはＩＣカードに対する情報の書き込みは、ＩＣカードとの通信を実行可能な外部機器、例えばリーダ／ライタとの通信によって行われる。しかし、ＩＣカード自身は内部に電源を持たないため、外部から電力の供給を受けて動作することになる。具体的には、ＩＣカードは、外部機器としてのリーダ／ライタから供給される電磁波を、ＩＣカードに構成されたアンテナによって受信し、アンテナの両端に発生した電圧を整流してＩＣカード内の回路に対する電力として供給する構成を持つ。
このように、ＩＣカードは、基本的に、外部のリーダ／ライタからの搬送波を整流して直流電源を生成しこれを内部のプロセッサやメモリなどの回路の駆動用電源とするものであり、携帯機器などの電源を持った装置に内蔵してもその装置電源を利用することができない。しかし、リーダ／ライタ機能とＩＣカード機能とを単一の半導体回路チップ上に一体化して構成すると実装面積を節減することができるので、携帯電話などの小型機器に搭載するのに有利であり、このようなＩＣモジュール・チップが多く用いられている。このようなＩＣモジュール・チップの入出力端子にリーダ／ライタ用のアンテナと、ＩＣカード用のアンテナを接続することにより、外部のＩＣカード又は外部のリーダ／ライタと非接触通信を行なうことが可能になる。
携帯機器など小型化が強く要求されている機器では、リーダ／ライタ機能とＩＣカード機能を一体化したＩＣモジュール・チップを搭載する場合、リーダ／ライタ用及びＩＣカード用の２つのアンテナを重ねて構成したり、あるいは同一のアンテナを共用することによりスペース効率を高め、コストダウンの実現を図っている。このような構成を開示した例としては、例えば特許文献１がある。
しかしながら、このような近接あるいは共用アンテナ構成とした場合、ＩＣカード機能に対する電力供給のため外部のリーダ／ライタ等の機器から電磁波をアンテナによって受信すると、リーダ／ライタ側の送信回路にも電磁波による電気信号が入力されてリーダ／ライタ側の半導体素子内に電流が流れ続ける、いわゆるラッチアップを発生させるという問題がある。これは、リーダ／ライタ側の半導体回路として用いられるＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造に起因する問題である。
例えば、図１に示すように、ＩＣカード回路１１１、リーダ／ライタ送信回路１１２、リーダ／ライタ受信回路１１３を備えたＩＣモジュール・チップ１１０において、ＩＣカード用アンテナ１２１と、リーダ／ライタ用送受信アンテナ１２２を近接して、または同一のアンテナとして構成した場合、外部リーダ／ライタ１３０の出力する電磁波をＩＣカード用アンテナ１２１と、リーダ／ライタ用送受信アンテナ１２２の両者で受信することになる。その結果、リーダ／ライタ送信回路１１２にも電磁波による電気信号が入力されてＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造を持つリーダ／ライタの回路にラッチアップを発生させる。
ラッチアップは、半導体集積回路としてのＣＭＯＳ（Complementary Metal Oxide Semiconductor）の構造に起因して発生する現象である。
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造によって構成されたリーダ／ライタの回路構成例を図２に示す。図２において、アンテナ２００の両端にはコンデンサを介してＣＭＯＳ２１０，２２０の出力端が接続される。ＣＭＯＳ２１０，２２０は、キャリアが電子であるＮチャネルのＮ−ＭＯＳ（ＮチャネルＭＯＳトランジスタ）と、キャリアが正孔であるＰチャネルのＰ−ＭＯＳ（ＰチャネルＭＯＳトランジスタ）のドレイン（Ｄ）を相互に接続した構成を持つ。
Ｎ−ＭＯＳでは、ゲートＧがソースＳに対して高電位（ｐｏｓｉｔｉｖｅ）になると、ソースＳとドレインＤ間にＮ型チャネルが形成され、その間の抵抗値が減少する。これがスイッチ・オンに相当する。また、ゲートがソースに対して低電位（ｎｅｇａｔｉｖｅ）になると、チャネルが形成されず、ソースとドレイン間の抵抗は大となり、これがスイッチ・オフに相当する。一方、Ｐ−ＭＯＳでは、ゲートがソースより低電位になると、ソースとドレイン間にＰ型チャネルが形成され、トランジスタはオンとなる。また、ゲートがソースより高電位になると、チャネルは形成されず、トランジスタはオフとなる。
アンテナ２００を介して出力される信号は、ＣＭＯＳ２１０，２２０の出力（Ｏｕｔ１，Ｏｕｔ２）によって設定される。ＣＭＯＳ２１０，２２０にはそれぞれ信号供給部（図示せず）から入力信号（Ｉｎ１，Ｉｎ２）を入力する。ＣＭＯＳ２１０に入力される信号（Ｉｎ１）は、インバータ２３０による反転信号である。
例えば、ＣＭＯＳ２１０に対してＧＮＤレベルの入力（Ｉｎ１）があったとき、Ｐ−ＭＯＳ２１１が導通、Ｎ−ＭＯＳ２１２が非導通の状態となり、ＶＤＤレベルの信号がＣＭＯＳ２１０の出力（Ｏｕｔ１）となる。また、これと同時にＣＭＯＳ２２０に対しては、ＶＤＤレベルの入力（Ｉｎ２）が入力し、Ｐ−ＭＯＳ２２１が非導通、Ｎ−ＭＯＳ２２２が導通の状態となり、ＧＮＤレベルの信号がＣＭＯＳ２２０の出力（Ｏｕｔ２）となる。
一方、ＣＭＯＳ２１０に対してＶＤＤレベルの入力（Ｉｎ１）があったとき、Ｐ−ＭＯＳ２１１が非導通、Ｎ−ＭＯＳ２１２が導通の状態となり、ＧＮＤレベルの信号がＣＭＯＳ２１０の出力（Ｏｕｔ１）となる。また、これと同時にＣＭＯＳ２２０に対しては、ＧＮＤレベルの入力（Ｉｎ２）が入力し、Ｐ−ＭＯＳ２２１が導通、Ｎ−ＭＯＳ２２２が非導通の状態となり、ＶＤＤレベルの信号がＣＭＯＳ２２０の出力（Ｏｕｔ２）となる。
これらの２つの出力状態が入力信号に基づいて順次設定され、ＣＭＯＳ２１０の出力（Ｏｕｔ１）とＣＭＯＳ２２０の出力（Ｏｕｔ２）に基づく電流がアンテナ２００としてのコイル部に発生し、入力信号に応じた電磁波を外部出力し、外部機器としての例えばリーダ／ライタのアンテナによって受信され、信号が伝達される。
図３に、一般的なＣＭＯＳ構造の断面図を示す。図３の例は、Ｐ型基盤（Ｐｓｕｂ）２５０のＮ領域（Ｎｗｅｌｌ）２５１によって構成されるＰ−ＭＯＳと、Ｐ型基盤（Ｐｓｕｂ）２５０のＰ領域（Ｐｗｅｌｌ）２５２によって構成されるＮ−ＭＯＳとからなるＣＭＯＳ構造である。なお、Ｐ型基盤（Ｐｓｕｂ）２５０とＰ領域（Ｐｗｅｌｌ）２５２は図では区別して示してあるが、同一構成を持つ領域として設定可能である。図３のこの構成は、図２のＣＭＯＳ２１０の断面構成、またはＣＭＯＳ２２０の断面構成に相当する。
ＣＭＯＳは、このようにキャリアが電子であるＮチャネルのＮ−ＭＯＳ（ＮチャネルＭＯＳトランジスタ）と、キャリアが正孔であるＰチャネルのＰ−ＭＯＳ（ＰチャネルＭＯＳトランジスタ）とによって構成される。
前述したように、Ｎ−ＭＯＳでは、ゲートＧがソースＳに対して高電位（ｐｏｓｉｔｉｖｅ）になると、ソースＳとドレインＤ間にＮ型チャネルが形成され、その間の抵抗値が減少する。これがスイッチ・オンに相当する。また、ゲートがソースに対して低電位（ｎｅｇａｔｉｖｅ）になると、チャネルが形成されず、ソースとドレイン間の抵抗は大となり、これがスイッチ・オフに相当する。一方、Ｐ−ＭＯＳでは、ゲートがソースより低電位になると、ソースとドレイン間にＰ型チャネルが形成され、トランジスタはオンとなる。また、ゲートがソースより高電位になると、チャネルは形成されず、トランジスタはオフとなる。
図３の破線枠に示すように、Ｐ−ＭＯＳ及びＮ−ＭＯＳそれぞれのソース及びドレイン電極は、それぞれＰＮ接続が構成され、これらの４つの部分にはＰＮ型ダイオードが構成される。これは、ＭＯＳ構成において必然的に構成されるダイオードであり、寄生ダイオードと呼ばれる。
この寄生ダイオードに基づいて、ＣＭＯＳ上には、図３に示すＰＮＰトランジスタ（Ａ），ＮＰＮトランジスタ（Ｂ），ＰＮＰトランジスタ（Ｃ）の３つのトランジスタを持つ回路構成が設定されてしまうことになる。このような寄生ダイオードに基づいて生成される回路によってラッチアップが発生すると考えられる。
ラッチアップの発生シーケンスついて説明する。ラッチアップは以下の（１）〜（６）の手順により発生すするものと考えられる。
（１）まず、外部からの電磁波によって電気信号が出力部に発生すると、Ｐ−ＭＯＳ側のドレイン（Ｄ）のＰ領域２６１からＮ領域（Ｎｗｅｌｌ）２５１に対して順方向電流が流れる。
（２）この結果、Ｎ領域（Ｎｗｅｌｌ）２５１内の寄生ダイオードに基づくＰＮＰトランジスタ（Ａ）がＯＮとなる。
（３）ＰＮＰトランジスタ（Ａ）がＯＮとなることにより、トランジスタ（Ａ）を介して電流が、Ｐ領域２５２（＝Ｐ型基盤２５０）に流れ、Ｐ領域２５２およびＰ型基盤２５０の電位が上昇する。
（４）この結果、Ｐ領域２５２における寄生ダイオードに基づくＮＰＮトランジスタ（Ｂ）がＯＮとなる。
（５）ＮＰＮトランジスタ（Ｂ）がＯＮとなることで、ＮＰＮトランジスタ（Ｂ）を介してＮ領域２５１からＰ領域２５２（＝Ｐ型基盤２５０）に電流が流れ、Ｎ領域２５１の電位が低下する。
（６）Ｎ領域２５１の電位低下に伴い、Ｎ領域２５１内の寄生ダイオードに基づくＰＮＰトランジスタ（Ｃ）がＯＮとなる。この結果、ＰＮＰトランジスタ（Ｃ）を介して電源（ＶＤＤ）からの電流がＮ領域２５１からＰ領域２５２（＝Ｐ型基盤２５０）に発生し、Ｐ領域２５２（＝Ｐ型基盤２５０）の電位を上昇させる。
（６）は、（３）の状態と同様であり、その後（６）→（３）→（４）→（５）→（６）→（３）→（４）・・・と（３）〜（６）の状態変化を永続的に繰り返し、リーダ／ライタ側のＣＭＯＳ構造内を電流が流れ続けることになる。結果として、電源、たとえば電池の電力消費を発生させ、また素子の劣化を発生させるという問題を引き起こす。さらに、リーダ／ライタとして機能する場合の正常な信号出力をも阻害するという問題も発生させることになる。
特開平１１−２１３１１１号公報
本発明は上述したような、従来技術の問題点に鑑みてなされたものであり、外部から入力される信号に基づいて発生するラッチアップを防止することを可能としたデータ通信装置を提供することを目的とする。
本発明の第１の側面は、
データ通信装置であり、
アンテナと、
前記アンテナを介した通信データ出力のための信号を生成する半導体回路と、
前記半導体回路の出力部と前記アンテナとを接続するアンテナ接続回路とを有し、
前記半導体回路は、
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造を有する半導体回路であり、前記アンテナ接続回路に対する出力部として、ＣＭＯＳの構成部位としてのＰ−ＭＯＳおよびＮ−ＭＯＳ中、電源に接続されたＭＯＳの電源接続ＭＯＳドレイン部と、グランドに接続されたＭＯＳのグランド接続ＭＯＳドレイン部の２出力構成を有し、
前記アンテナ接続回路は、
前記電源接続ＭＯＳドレイン部の出力にＣＭＯＳ側への電流流入を防止する電気素子を備えた構成であることを特徴とするデータ通信装置にある。
さらに、本発明のデータ通信装置の一実施態様において、前記電気素子はダイオードであることを特徴とする。
さらに、本発明のデータ通信装置の一実施態様において、前記半導体回路は、ＣＭＯＳの構成部位としてのＰ−ＭＯＳを電源接続ＭＯＳとし、Ｎ−ＭＯＳをグランド接続ＭＯＳとし、前記Ｐ−ＭＯＳおよびＮ−ＭＯＳの各ドレイン部からなる２出力構成を有することを特徴とする。
さらに、本発明のデータ通信装置の一実施態様において、前記アンテナ接続回路は、さらに、前記グランド接続ＭＯＳのドレイン部出力にＣＭＯＳ側から前記アンテナ接続回路に対する電流流入を防止する電気素子を備えた構成であることを特徴とする。
さらに、本発明のデータ通信装置の一実施態様において、前記ＣＭＯＳ側から前記アンテナ接続回路に対する電流流入を防止する電気素子はダイオードであることを特徴とする。
さらに、本発明のデータ通信装置の一実施態様において、前記アンテナ接続回路は、さらに、前記ＣＭＯＳの構成部位としての電源接続ＭＯＳのドレイン部と、グランド接続ＭＯＳのドレイン部の２出力部に、電位過剰低下防止用回路素子を接続した構成を有することを特徴とする。
さらに、本発明のデータ通信装置の一実施態様において、前記電位過剰低下防止用回路素子は、ダイオードを介したグランド接続構成からなることを特徴とする。
さらに、本発明のデータ通信装置の一実施態様において、前記アンテナ接続回路は、さらに、前記アンテナに並列して、該アンテナの両端部の電位差の過剰上昇防止用のリミッタを接続した構成であることを特徴とする。
さらに、本発明のデータ通信装置の一実施態様において、前記アンテナ接続回路は、前記アンテナの両端部各々に対応する半導体回路からの出力部の一方のみに、前記半導体回路内の電源接続ＭＯＳドレイン部への電流流入を防止する電気素子を備えた構成であることを特徴とする。
さらに、本発明のデータ通信装置の一実施態様において、前記電源接続ＭＯＳドレイン部への電流流入を防止する電気素子はダイオードであることを特徴とする。
さらに、本発明のデータ通信装置の一実施態様において、前記データ通信装置は、前記アンテナまたは、前記アンテナに近接して設置された第２のアンテナを介して受信する電磁波に基づく電力供給を受けるＩＣカード機能を有する構成であることを特徴とする。
さらに、本発明のデータ通信装置の一実施態様において、前記データ通信装置は、前記アンテナを介するデータ通信により、通信対象機器に対するデータ書き込みまたは通信対象機器からのデータ読み取りを実行するリーダライタとしての機能を有するとともに、前記アンテナまたは、前記アンテナに近接して設置された第２のアンテナを介して受信する電磁波に基づく電力供給を受けるＩＣカード機能を有する構成であることを特徴とする。
なお、本発明のさらに他の目的、特徴や利点は、後述する本発明の実施例や添付する図面に基づくより詳細な説明によって明らかになるであろう。
本発明の構成によれば、ＣＭＯＳ構造を持つリーダ／ライタ等のデータ通信装置において、半導体回路のＣＭＯＳ側の２つのＭＯＳの各ドレインをそれぞれ出力部とするとともに、電源接続ＭＯＳのドレイン出力にアンテナ接続回路側から半導体回路側への電流の流入を防止する素子、例えばダイオードを配置したので、アンテナを介して電磁波信号を受信した場合であっても、ダイオードによりＣＭＯＳ内への電流流入が防止され、その結果、ＣＭＯＳ構造において存在する寄生ダイオードに基づくＣＭＯＳ内の回路に電流を継続的に発生させるラッチアップが発生することなく、信頼性の高いデータ通信装置が実現される。
また、本発明によれば、外部からの電磁波受信により電力供給を受けるカードＩＣ機能部と、リーダ／ライタ部とを併設した機器において、カードＩＣ側で外部からの受信電磁波に基づく電力供給を受ける場合においても、リーダ／ライタ部にラッチアップが発生することがないので、カードＩＣ機能部とリーダ／ライタ部とを併設した機器の信頼性を向上させることが可能となる。
また、本発明によれば、外部からの電磁波受信によるラッチアップを発生させることがなく、電源となるバッテリの浪費を抑制することが可能となるとともに、素子の劣化も防止される。
以下、図面を参照しながら本発明のデータ通信装置の実施例について詳細に説明する。
本発明に係るデータ通信装置は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造からなる半導体回路部を有し、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）に入力される信号に応じた出力を、アンテナ接続回路部を介してアンテナに伝達し、アンテナを介して通信データを出力する機器、例えばリーダ／ライタとして適用される。
本発明の第１実施例にかかるＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造によって構成された半導体回路部を持つデータ通信装置としてのリーダ／ライタの回路構成例を図４に示す。
図４において、アンテナ５００の両端にはコンデンサを介してＣＭＯＳ５１０，５２０の出力端が接続される。図４において、ＣＭＯＳ５１０，５２０を含む左側の回路は、ＩＣモジュールとしての半導体素子内部の回路構成であり、右側は、半導体素子の出力ピンによって接続されたアンテナ接続回路部としての外部回路である。
ＣＭＯＳ５１０，５２０は、キャリアが正孔であるＰチャネルのＰ−ＭＯＳ（ＰチャネルＭＯＳトランジスタ）５１１，５２１と、キャリアが電子であるＮチャネルのＮ−ＭＯＳ（ＮチャネルＭＯＳトランジスタ）５１２，５２２とを有する。
ＣＭＯＳ５１０，５２０において、Ｐ−ＭＯＳ５１１，５２１が電源（ＶＤＤ）に接続された電源接続ＭＯＳであり、Ｎ−ＭＯＳ５１２，５２２がグランドに接続されたグランド接続ＭＯＳである。各ＭＯＳのドレイン（Ｄ）は、それぞれ外部回路（アンテナ接続回路）に接続可能な出力部として設定された構成である。
すなわち、半導体素子側のＣＭＯＳ５１０は、Ｐ−ＭＯＳ５１１のドレイン部出力（ａ１）、Ｎ−ＭＯＳ５１２のドレイン部出力（ａ２）を有し、さらに、ＣＭＯＳ５２０は、Ｐ−ＭＯＳ５２１のドレイン部出力（ｂ１）、Ｎ−ＭＯＳ５２２のドレイン部出力（ｂ２）を有し、総計４つの出力部を有している。これらの４出力部は、例えば半導体素子の出力ピンによって構成される。
Ｎ−ＭＯＳ５１２，５２２では、ゲートＧがソースＳに対して高電位（ｐｏｓｉｔｉｖｅ）になると、ソースＳとドレインＤ間にＮ型チャネルが形成され、その間の抵抗値が減少する。これがスイッチ・オンに相当する。また、ゲートがソースに対して低電位（ｎｅｇａｔｉｖｅ）になると、チャネルが形成されず、ソースとドレイン間の抵抗は大となり、これがスイッチ・オフに相当する。一方、Ｐ−ＭＯＳ５１１，５２１では、ゲートがソースより低電位になると、ソースとドレイン間にＰ型チャネルが形成され、トランジスタはオンとなる。また、ゲートがソースより高電位になると、チャネルは形成されず、トランジスタはオフとなる。
アンテナ５００を介して出力される信号は、ＣＭＯＳ５１０，５２０の出力（Ｏｕｔ１，Ｏｕｔ２）によって設定される。ＣＭＯＳ５１０，５２０にはそれぞれ信号供給部（図示せず）から入力信号（Ｉｎ１，Ｉｎ２）を入力する。ＣＭＯＳ５１０に入力される信号（Ｉｎ１）は、インバータ５３０による反転信号であり、ＣＭＯＳ５２０に入力される信号（Ｉｎ１）は非反転信号である。
本発明においては、ＣＭＯＳ５１０、およびＣＭＯＳ５２０の出力側を２つに分岐し、一方からの電流流入を防止する電気素子、例えばダイオードを介してアンテナ５００回路に接続している。具体的には、ＣＭＯＳ５１０のＰ−ＭＯＳ５１１のドレイン（Ｄ）部からの出力（ａ１）に対して、ＣＭＯＳ５１０から外部回路方向の電流出力のみを許容するダイオード５７１を介してアンテナ５００接続回路に接続し、ＣＭＯＳ５１０のＮ−ＭＯＳ５１２のドレイン（Ｄ）部からの出力（ａ２）に対して、ＣＭＯＳ５１０に対する外部回路からの電流入力のみを許容するダイオード５７２を介してアンテナ５００接続回路に接続している。さらに、これらの２分岐出力のアンテナ５００接続回路の接合点に、電位過剰低下防止用回路素子、器具体的にはダイオード５７３を介したグランド（接地）接続部を設けている。
同様に、ＣＭＯＳ５２０のＰ−ＭＯＳ５２１のドレイン（Ｄ）部からの出力（ｂ１）に対して、ＣＭＯＳ５２０から外部回路方向の電流出力のみを許容するダイオード５８１を介してアンテナ５００接続回路に接続し、ＣＭＯＳ５２０のＮ−ＭＯＳ５８２のドレイン（Ｄ）部からの出力（ａ２）に対して、ＣＭＯＳ５２０に対する外部回路からの電流入力のみを許容するダイオード５８２を介してアンテナ５００接続回路に接続している。さらに、これらの２分岐出力のアンテナ５００接続回路の接合点にダイオード５８３を介したグランド（接地）接続部を設けている。
例えば、ＣＭＯＳ５１０に対してＧＮＤレベルの入力（Ｉｎ１）があったとき、Ｐ−ＭＯＳ５１１が導通、Ｎ−ＭＯＳ５１２が非導通の状態となり、ＶＤＤレベルの信号がＰ−ＭＯＳ５１１の出力（ａ１）として設定され、ダイオード５７１を介して、アンテナ５００接続回路に出力される。また、これと同時にＣＭＯＳ５２０に対しては、ＶＤＤレベルの入力（Ｉｎ２）が入力し、Ｐ−ＭＯＳ５２１が非導通、Ｎ−ＭＯＳ５２２が導通の状態となり、ＧＮＤレベルの信号がＮ−ＭＯＳ５２２の出力（ｂ２）として設定され、ダイオード５８２を介する電流によりアンテナ５００接続回路の電位がＧＮＤレベルに設定される。
一方、ＣＭＯＳ５１０に対してＶＤＤレベルの入力（Ｉｎ１）があったとき、Ｐ−ＭＯＳ５１１が非導通、Ｎ−ＭＯＳ５１２が導通の状態となり、ＧＮＤレベルの信号がＮ−ＭＯＳ５１２の出力（ａ２）として設定され、ダイオード５７２を介する電流によりアンテナ５００接続回路の電位がＧＮＤレベルに設定される。また、これと同時にＣＭＯＳ５２０に対しては、ＧＮＤレベルの入力（Ｉｎ２）が入力し、Ｐ−ＭＯＳ５２１が導通、Ｎ−ＭＯＳ５２２が非導通の状態となり、ＶＤＤレベルの信号がＰ−ＭＯＳ５２１の出力（ｂ１）として設定され、ダイオード５８１を介して、アンテナ５００接続回路に出力される。
これらの２つの出力状態が入力信号に基づいて順次設定され、ＣＭＯＳ５１０の出力（Ｏｕｔ１）とＣＭＯＳ５２０の出力（Ｏｕｔ２）に基づく電流がアンテナ５００としてのコイル部に発生し、入力信号に応じた電磁波を外部出力し、外部機器としての例えば外部のリーダ／ライタのアンテナによって受信され、信号が伝達される。
次に、アンテナ５００を介して外乱としての電磁波を受信した場合の動作について説明する。
外乱としての電磁波をアンテナ５００が受信すると、図に示す（Ａ）および（Ｂ）のポイント、すなわち半導体素子と外部回路の接続部に電位変化が発生する。例えば（Ａ）の電位が上昇した場合、ダイオード５７１によって電流のＣＭＯＳ５１０のＰ−ＭＯＳ５１１の出力部（ａ１）側に流れることがなく、Ｐ−ＭＯＳ５１１の出力（ａ１）の電位の上昇は防止され、電源（ＶＤＤ）の電位上昇が防止される。また、（Ａ）の電位が上昇した場合、ダイオード５７２を介してＣＭＯＳ５１０のＮ−ＭＯＳ５１２の出力部（ａ２）側に電流が流れるが、Ｎ−ＭＯＳ５１２を介してグランドに流れるのみとなる。従って、（Ａ）の電位が上昇した場合、ＣＭＯＳ５１０の構成要素としてのＰ−ＭＯＳ５１１とＰ−ＭＯＳ５１１を介する電流を発生させるラッチアップを起こすことはない。
すなわち、前述の背景技術の欄で、図３を参照して説明したように、ラッチアップは以下の（１）〜（６）のシーケンスによって発生する。以下の説明における参照符号は、図３を参照のこと。
（１）まず、外部からの電磁波によって電気信号が出力部に発生すると、Ｐ−ＭＯＳ側のドレイン（Ｄ）のＰ領域２６１からＮ領域（Ｎｗｅｌｌ）２５１に対して順方向電流が流れる。
（２）この結果、Ｎ領域（Ｎｗｅｌｌ）２５１内の寄生ダイオードに基づくＰＮＰトランジスタ（Ａ）がＯＮとなる。
（３）ＰＮＰトランジスタ（Ａ）がＯＮとなることにより、トランジスタ（Ａ）を介して電流が、Ｐ領域２５２（＝Ｐ型基盤２５０）に流れ、Ｐ領域２５２およびＰ型基盤２５０の電位が上昇する。
（４）この結果、Ｐ領域２５２における寄生ダイオードに基づくＮＰＮトランジスタ（Ｂ）がＯＮとなる。
（５）ＮＰＮトランジスタ（Ｂ）がＯＮとなることで、ＮＰＮトランジスタ（Ｂ）を介してＮ領域２５１からＰ領域２５２（＝Ｐ型基盤２５０）に電流が流れ、Ｎ領域２５１の電位が低下する。
（６）Ｎ領域２５１の電位低下に伴い、Ｎ領域２５１内の寄生ダイオードに基づくＰＮＰトランジスタ（Ｃ）がＯＮとなる。この結果、ＰＮＰトランジスタ（Ｃ）を介して電源（ＶＤＤ）からの電流がＮ領域２５１からＰ領域２５２（＝Ｐ型基盤２５０）に発生し、Ｐ領域２５２（＝Ｐ型基盤２５０）の電位を上昇させる。以下、（３）〜（６）の繰り返しとなる。
本実施例の構成では、外部からの電磁波によって電気信号が出力部（Ａ）に発生した場合であっても、上述のステップ（１）のＰ−ＭＯＳ側のドレイン（Ｄ）のＰ領域２６１からＮ領域（Ｎｗｅｌｌ）２５１に対して順方向電流が流れることがなく、結果として、上記（１）〜（６）の動作が発生しない。従って、本実施例の構成により、外部からの信号アンテナ５００を介する信号入力によるラッチアップが防止される。
図４において、ＣＭＯＳ５１０の動作について説明したが、ＣＭＯＳ５４０についても全く同様の構成を持ち、同様の効果を奏する構成となっている。（Ｂ）の電位が上昇した場合、ダイオード５８１によって電流のＣＭＯＳ５２０のＰ−ＭＯＳ５２１の出力部（ｂ１）側に流れることがなく、Ｐ−ＭＯＳ５２１の出力（ｂ１）の電位の上昇は防止され、電源（ＶＤＤ）の電位上昇が防止される。また、（Ｂ）の電位が上昇した場合、ダイオード５８２を介してＣＭＯＳ５２０のＮ−ＭＯＳ５２２の出力部（ｂ２）側に電流が流れるが、Ｎ−ＭＯＳ５２２を介してグランドに流れるのみとなる。従って、（Ａ）の電位が上昇した場合、ＣＭＯＳ５２０の構成要素としてのＰ−ＭＯＳ５２１とＰ−ＭＯＳ５２１を介する電流を発生させるラッチアップを起こすことはない。
また、外部からの外乱としての受信電磁波によって、例えば（Ａ）（Ｂ）の電位が低下した場合、ダイオード５７３，５８３によって（Ａ）および（Ｂ）の電位の異常低下は防止される。例えば、（Ａ）および（Ｂ）点の電位を−０．７以下にならないように、ダイオード５７３，５８３が設定される。従って、外部磁界によるアンテナ５００を介する信号入力に基づく異常な電位低下が防止され、（Ａ）および（Ｂ）点の電位低下に基づくＬＳＩ側と外部回路間の電流発生についても防止可能となる。
図においてアンテナ５００に並列に接続された素子は耐圧対策用のリミッタ５９１であり、アンテナ５００の両端の電位差を一定の閾値レベル（Ｖｍａｘ）以下に抑えるために接続される。リミッタ５９１により、（Ａ）（Ｂ）の異常な電位差発生が抑制され、ＣＭＯＳのドレイン側の異常な電位上昇を抑制することが可能となる。
次に、本発明の実施例２の構成について、図５を参照して説明する。図５において、図４（実施例１）と同様の部位については同一の参照符号を示してある。
実施例２の構成においては、実施例１と同様、ＣＭＯＳ５１０、およびＣＭＯＳ５２０の出力側を２つに分岐しているが、一方のみをダイオードを介してアンテナ５００回路に接続している。具体的には、ＣＭＯＳ５１０のＰ−ＭＯＳ５１１のドレイン（Ｄ）部からの出力（ａ１）に対して、ＣＭＯＳ５１０から外部回路方向の電流出力を許容するダイオード５７１を介してアンテナ５００接続回路に接続している。
実施例１と異なり、ＣＭＯＳ５１０のＮ−ＭＯＳ５１２のドレイン（Ｄ）部からの出力（ａ２）に対しては、ダイオードを設けることなく、アンテナ５００接続回路に接続している。さらに、これらの２分岐出力のアンテナ５００接続回路の接合点には、実施例１で示したダイオードを介したグランド（接地）接続部を設けていない。ＣＭＯＳ５２０の出力部も同様の構成である。
この実施例２の構成においても、実施例１と同様、外乱としての電磁波をアンテナ５００が受信した場合、図に示す（Ａ）および（Ｂ）のポイントの電位が上昇した場合、ダイオード５７１，５８１によってＣＭＯＳ５１０のＰ−ＭＯＳ５１１の出力部（ａ１）と、ＣＭＯＳ５２０のＰ−ＭＯＳ５２１の出力部（ｂ１）の電位上昇が防止され、ラッチアップの発生防止が可能である。
次に、本発明の実施例３の構成について、図６を参照して説明する。図６において、図４（実施例１）と同様の部位については同一の参照符号を示してある。
実施例３の構成においては、実施例１と同様、ＣＭＯＳ５１０、およびＣＭＯＳ５２０の出力側を２つに分岐しているが、ＣＭＯＳ５１０についてのみダイオード５７１，５７２を接続した構成とした。
ＣＭＯＳ５１０のＰ−ＭＯＳ５１１のドレイン（Ｄ）部からの出力（ａ１）に対して、ＣＭＯＳ５１０から外部回路方向の電流出力を許容するダイオード５７１を介してアンテナ５００接続回路に接続し、ＣＭＯＳ５１０のＮ−ＭＯＳ５１２のドレイン（Ｄ）部からの出力（ａ２）に対して、ＣＭＯＳ５１０に対する外部回路からの電流入力を許容するダイオード５７２を介してアンテナ５００接続回路に接続している。さらに、これらの２分岐出力のアンテナ５００接続回路の接合点にダイオード５７３を介したグランド（接地）接続部を設けている。
一方のＣＭＯＳ５２０の出力側は、ダイオードを介さず短絡した出力部として構成してある。
本構成とした場合であっても、結果としては、実施例１と同様、外乱としての電磁波をアンテナ５００が受信した場合、図に示す（Ａ）のポイントの電位が上昇するが、ダイオード５７１によってＣＭＯＳ５１０のＰ−ＭＯＳ５１１の出力部（ａ１）の電位上昇が防止され、（Ａ）の電位上昇に基づくＣＭＯＳ５１０側への電流が発生しない。また、ＣＭＯＳ５１０側への電流発生による（Ａ）の電位変化の発生が防止されるので、ＣＭＯＳ５２０側において、ポイント（Ｂ）の電位変化も抑制されることになり、結果として、ＣＭＯＳ５２０のＰ−ＭＯＳ５２１の出力部（ｂ１）の電位上昇も抑制されることになるので、ラッチアップの発生防止が可能となる。
以上、特定の実施例を参照しながら、本発明について詳解してきた。しかしながら、本発明の要旨を逸脱しない範囲で当業者が該実施例の修正や代用を成し得ることは自明である。すなわち、例示という形態で本発明を開示してきたのであり、限定的に解釈されるべきではない。本発明の要旨を判断するためには、冒頭に記載した特許請求の範囲の欄を参酌すべきである。
以上、説明したように、本発明によれば、ＣＭＯＳ構造を持つリーダ／ライタ等のデータ通信装置において、アンテナを介して電磁波信号を受信した場合であっても、半導体回路と、アンテナ接続回路の接続部に配置したダイオードにより、ＣＭＯＳ構造内に対する電流の流入の防止が可能となり、その結果、ＣＭＯＳ構造において存在する寄生ダイオードに基づくＣＭＯＳ内の回路に電流を継続的に発生させるラッチアップが発生することなく、信頼性の高いデータ通信装置として適用可能となる。
また、本発明によれば、外部からの電磁波受信により電力供給を受けるカードＩＣ機能部と、リーダ／ライタ部とを併設した機器において、カードＩＣ側で外部からの受信電磁波に基づく電力供給を受ける場合においても、リーダ／ライタ部にラッチアップが発生することがないので、カードＩＣ機能部とリーダ／ライタ部とを併設した機器の信頼性を向上させることが可能となり、カードＩＣ機能部とリーダ／ライタ部とを併設した信頼性の高い機器として利用可能である。
リーダ／ライタ機能とカードＩＣ機能を一体化したＩＣモジュールにおける外部からの電磁波受信による影響について説明する図である。 一般的なＣＭＯＳ構造のリーダ／ライタの回路構成を示す図である。 一般的なＣＭＯＳ構造のリーダ／ライタの断面構成を示した図である。 本発明の実施例１のデータ通信装置としてのリーダ／ライタの回路構成を示す図である。 本発明の実施例２のデータ通信装置としてのリーダ／ライタの回路構成を示す図である。 本発明の実施例３のデータ通信装置としてのリーダ／ライタの回路構成を示す図である。
符号の説明
１１０ ＩＣモジュール
１１１ ＩＣカード回路
１１２ リーダ／ライタ送信回路
１１３ リーダ／ライタ受信回路
１２１ ＩＣカード用アンテナ
１２２ リーダ／ライタ用アンテナ
１３０ 外部リーダ／ライタ
２００ アンテナ
２１０ ＣＭＯＳ
２１１ Ｐ−ＭＯＳ
２１２ Ｎ−ＭＯＳ
２２０ ＣＭＯＳ
２２１ Ｐ−ＭＯＳ
２２２ Ｎ−ＭＯＳ
２３０ インバータ
２５０ Ｐ型基盤
２５１ Ｎ領域
２５２ Ｐ領域
２６１ Ｐ＋領域
５００ アンテナ
５１０ ＣＭＯＳ
５１１ Ｐ−ＭＯＳ
５１２ Ｎ−ＭＯＳ
５２０ ＣＭＯＳ
５２１ Ｐ−ＭＯＳ
５２２ Ｎ−ＭＯＳ
５３０ インバータ
５７１〜５７３ ダイオード
５８１〜５８３ ダイオード
５９１ リミッタ

Claims (12)

  1. データ通信装置であり、
    アンテナと、
    前記アンテナを介した通信データ出力のための信号を生成する半導体回路と、
    前記半導体回路の出力部と前記アンテナとを接続するアンテナ接続回路とを有し、
    前記半導体回路は、
    ＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造を有する半導体回路であり、前記アンテナ接続回路に対する出力部として、ＣＭＯＳの構成部位としてのＰ−ＭＯＳおよびＮ−ＭＯＳ中、電源に接続されたＭＯＳの電源接続ＭＯＳドレイン部と、グランドに接続されたＭＯＳのグランド接続ＭＯＳドレイン部の２出力構成を有し、
    前記アンテナ接続回路は、
    前記電源接続ＭＯＳドレイン部の出力にＣＭＯＳ側への電流流入を防止する電気素子を備えた構成であることを特徴とするデータ通信装置。
  2. 前記電気素子はダイオードであることを特徴とする請求項１に記載のデータ通信装置。
  3. 前記半導体回路は、ＣＭＯＳの構成部位としてのＰ−ＭＯＳを電源接続ＭＯＳとし、Ｎ−ＭＯＳをグランド接続ＭＯＳとし、前記Ｐ−ＭＯＳおよびＮ−ＭＯＳの各ドレイン部からなる２出力構成を有することを特徴とする請求項１に記載のデータ通信装置。
  4. 前記アンテナ接続回路は、さらに、
    前記グランド接続ＭＯＳのドレイン部出力にＣＭＯＳ側から前記アンテナ接続回路に対する電流流入を防止する電気素子を備えた構成であることを特徴とする請求項１に記載のデータ通信装置。
  5. 前記ＣＭＯＳ側から前記アンテナ接続回路に対する電流流入を防止する電気素子はダイオードであることを特徴とする請求項４に記載のデータ通信装置。
  6. 前記アンテナ接続回路は、さらに、
    前記ＣＭＯＳの構成部位としての電源接続ＭＯＳのドレイン部と、グランド接続ＭＯＳのドレイン部の２出力部に、電位過剰低下防止用回路素子を接続した構成を有することを特徴とする請求項１に記載のデータ通信装置。
  7. 前記電位過剰低下防止用回路素子は、ダイオードを介したグランド接続構成からなることを特徴とする請求項６に記載のデータ通信装置。
  8. 前記アンテナ接続回路は、さらに、
    前記アンテナに並列して、該アンテナの両端部の電位差の過剰上昇防止用のリミッタを接続した構成であることを特徴とする請求項１に記載のデータ通信装置。
  9. 前記アンテナ接続回路は、
    前記アンテナの両端部各々に対応する半導体回路からの出力部の一方のみに、前記半導体回路内の電源接続ＭＯＳドレイン部への電流流入を防止する電気素子を備えた構成であることを特徴とする請求項１に記載のデータ通信装置。
  10. 前記電源接続ＭＯＳドレイン部への電流流入を防止する電気素子はダイオードであることを特徴とする請求項９に記載のデータ通信装置。
  11. 前記データ通信装置は、
    前記アンテナまたは、前記アンテナに近接して設置された第２のアンテナを介して受信する電磁波に基づく電力供給を受けるＩＣカード機能を有する構成であることを特徴とする請求項１に記載のデータ通信装置。
  12. 前記データ通信装置は、
    前記アンテナを介するデータ通信により、通信対象機器に対するデータ書き込みまたは通信対象機器からのデータ読み取りを実行するリーダライタとしての機能を有するとともに、前記アンテナまたは、前記アンテナに近接して設置された第２のアンテナを介して受信する電磁波に基づく電力供給を受けるＩＣカード機能を有する構成であることを特徴とする請求項１に記載のデータ通信装置。
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