JPS61236211A - クロツク発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、クロック発生回路に関するもので、例えば
、スイッチド・キャパシタ・フィルタに利用して有効な
技術に関するものである。

〔技術背景〕

ＭＯＳモノリシックフィルタの実現に通した方法として
、スイッチド・キャパシタ・フィルタを使用するＭＯＳ
サンプルド・データ・フィルタ（ＡＩｌｓｔａｔ　　ｅ
ｔ　　ａｌ　；“Ｆｕｌｌｙ　　Ｉｎｔｅｇｒａｌ　Ｈ
ｉｇｈＯｒｄｅｒ　　ＮＭＯ３Ｓａｍｐｌｅｄ　　Ｄａ
ｔａ　ＬａｄｄｅｒＦｉｌｌｔｅｒ”）アイニスニスシ
ー（ＩＳＳＣＣ）誌の１９７８年の第８２頁参照）。こ
のようなスイッチド・キャパシタ・フィルタにあっては
、例えばキャパシタの充電動作と、積分動作とが重なる
と誤動作を生じてしまう。したがって、このようなスイ
ッチド・キャパシタ・フィルタを駆動するクロック信号
はノンオーバーラツプになるようにされる必要がある。

従来は、このようなノンオーバーランプのクロック信号
のノンオーバラップ時間は遅延回路により設定されるも
のである。しかしながら、遅延回路を構成するＭＯＳＦ
ＥＴ等は、そのプロセスバラツキが大きい。このため、
上記遅延時間の設定には、一定の時間マージンを設ける
ことになるため、上記クロック信号により動作させられ
る回路の高速動作化を妨げる原因になっている。

〔発明の目的〕

この発明の目的は、プロセスバラツキに影響されること
なく精度の高いノンオーバーラツプ時間の設定を行うこ
とのできるクロック発生回路を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、定電流により充電又は放電が行われるキャパ
シタの充放電動作を順序制御回路によって択一的に行わ
せることにより、上記キャパシタの比に従ったパルス幅
の多相クロック信号を得るものである。

〔実施例１〕 第１図には、この発明の一実施例の回路図が示されてい
る。同図の各回路素子は、公知のＣＭＯ８（相補型ＭＯ
３）集積回路の製造技術によって、１個の単結晶シリコ
ンのような半導体基板上において形成される。同図にお
いてＰチャンネルＭＯＳＦＥＴは、そのソース・ドレイ
ン間に直線が付加されてることにより、ＮチャンネルＭ
ＯＳＦＥＴと区別される。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
　Ｆ　ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＰチャンネルＭＯＳ　Ｆ　ＥＴは、上記
半導体基板表面に形成されたＮ型ウェル領域に形成され
る。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳ　Ｆ　ＥＴの共通の基板ゲートを
構成する。Ｎ型ウェル領域は、その上に形成されたＰチ
ャンネルＭＯＳ　Ｆ　ＥＴの基体ゲートを構成する。Ｐ
チャンネルＭＯＳ　Ｆ　ＥＴの基板ゲートすなわちＮ型
ウェル領域は、第１図の電源端子Ｖｃｃに結合される。

この実施例では、特に制限されないが、クロック周波数
そのものをも高精度で制御するため、次のＰＬＬ回路が
利用される。すなわち、クロック信号を形成するための
発振回路は、次の回路素子により構成された電圧制御型
発振回路ＶＣＯが用いられる。一対のキャパシタＣ１、
Ｃ２の一方の電極は、回路の接地電位に接続される。こ
のキャパシタＣ１，Ｃ２には、放電回路を構成するＮチ
ャンネル型のスイッチＭｏｓ＃ＥｒＱ９．Ｑｌ　１がそ
れぞれ並列形態に設けられる。上記キャパシタＣ１，Ｃ
２の他方の電極と後述する電流源回路との間には、充電
回路を構成するＰチャンネル型のスイッチＭＯ３ＦＥＴ
ＱＢ、ＱＩＯがそれぞれ設けられる。上記キャパシタＣ
１及びＣ２の充電動作と放電動作との切り換えを行うた
め、上記ＭＯ３ＦＥＴＱＢ、Ｑ９及びＭＯ５ＦＥＴＱＩ
　Ｏ。

Ｑｌｌのゲートは、それぞれ共通化されて、次に説明す
るフリップフロップ回路の相補出力信号Ｑ。

Ｑが供給される。

上記フリップフロップ回路は、一方の入力と出力とが互
いに交差結線されたナンド（ＮＡＮＤ）ゲート回路Ｇ１
．Ｇ２と、他方の入力にそれぞれ設けられたインバータ
回路ＩＶ１、ＩＶ２とにより構成される。上記インバー
タ回路ＪＶＩとＩＶ２の入力には、それぞれ上記キャパ
シタＣ２とＣＩの充放電電圧が供給される。上記各イン
バータ回路ＩＶ１．ＩＶ２は、電圧検出回路として動作
する。例えば、フリップフロップ回路を構成するナント
ゲート回路Ｇ１の出力信号Ｑがハイレベルで、ナントゲ
ート回路Ｇ２の出力信号Ｑがロウレベルなら、上記ナン
トゲート回路Ｇ１の出力信号ＱのハイレベルによってＮ
チャンネルＭＯ３ＦＥＴＱＩＩがオン状態となってキャ
パシタＣ２の放電動作を行い、上記ナントゲート回路Ｇ
２の出力信号Ｑのロウレベルによって、チャンネルＭＯ
３ＦＥＴＱ８がオン状態となってキャパシタＣ１の充電
動作を行うものである。

上記キャパシタＣＩへの充電動作によって、その電圧ｖ
１がインバータ回路ＩＶ２のロジックスレッシッルド電
圧に達すると、その出力がハイレベル（論理“ｌ”）か
らロウレベル（論理論理“０”）に変化するので、ナン
トゲート回路Ｇ２の出力信号Ｑはロウレベルからハイレ
ベルに変化スる。この出力信号Ｑのハイレベルによりナ
ントゲート回路Ｇ１の出力信号Ｑは、ハイレベルからロ
ウレベルに変化させられる。したがって、キャパシタＣ
１に着目すれば、ＰチャンネルＭＯ５ＦＥＴＱ８はオフ
状態に、ＮチャンネルＭＯＳＦＥＴＱ９はオン状態に切
り換えられるのでキャパシタＣ１に対しては放電動作が
なされる。キャパシタＣ２に着目すれば、Ｐチャンネル
ＭＯ３ＦＥＴＱ１０はオン状態に、ＮチャンネルＭＯＳ
　Ｆ　ＥＴＱｌｌはオフ状態に切り換えられるのでキャ
パシタＣ２に対しては充電動作がなされる。以上の動作
の繰り返しにより発振動作がなされる。

上記発振回路ＶＣＯの発振周波数を高精度に設定するた
め、上記キャパシタＣ１、Ｃ２への充電電流は、次の電
流源回路により形成される。制御電圧ＶＣは、Ｎチャン
ネルＭＯ３ＦＥＴＱＩのゲートに供給され、このＭＯＳ
ＦＥＴＱＩのドレインから制御電圧ＶＣに従った制御電
流が形成される。この制御電流は、ＰチャンネルＭＯＳ
ＦＥＴＱ６．Ｑ７により構成された電流ミラー回路を介
して、上記キャパシタＣ１，Ｃ２の充電電流として用い
られることによって、その周波数制御が行われる。

上記電圧制御型発振回路ＶＣＯの出力信号（ナントゲー
ト回Ｉｉ！８Ｇ２の出力信号Ｑ）は、インバータ回路Ｉ
Ｖ３を介して分周回路Ｃ０ＵＮＴに供給される。この分
周回路Ｃ０ＵＮＴの出力信号は、基準周波数φｒｅｆと
ともに位相比較回路ＰＦＣに入力される。この位相比較
回路ＰＦＣの出力は、ループフィルタ（ロウパスフィル
タ）ＬＦＰの入力に供給される。ロウパスフィルタＬＰ
Ｆは、位相比較回路ＰＦＣの出力信号ｕｐ、ｄｏｗｎを
積分して、電圧制御型発振回路ＶＣＯの発振周波数の制
御電圧ＶＣを形成する。この電圧制御型発振回路ＶＣＯ
の発振周波数信号は、分周回路Ｃ０ＵＮＴによって１／
Ｈに分周されているので、電圧制御型発振回路ＶＣＯか
ら、上記基準周波数φｒｅｆに対してＮ倍の高精度に設
定された発振出力信号が形成される。

この実施例では、ノンオーバーランプの２相のクロツタ
信号を形成するため、キャパシタｃ１と０２は、その比
がクロック信号のパルス幅とノンオーバーランプ時間に
応じて比に設定される。特に制限されないが、この実施
例では、キャパシタＣ１の容量値は、クロック信号のパ
ルス幅に従った比較的大きな容量値にされ、キャパシタ
ｃ２の容量値は、ノンオーバーラツプ時間に従った比較
的小さな容量値にされる。

上記発振回路ｖＣＯを構成するフリップフロップ回路の
相補出力信号Ｑ、　Ｑは、次のパルス発生回路ＰＣに供
給される。このパルス出力回路ＰＧは、１／２分周回路
とゲート回路とからなる。

上記発振回路■ＣＯとパルス出力回路ＰＣの動作を第２
図に示したタイミング図を参照して、次に説明する。

例えば、フリップフロップ回路の出力信号Ｑがハイレベ
ルで出力信号Ｑがロウレベルなら、ＰチャンネルＭＯ５
ＦＥＴＱ８がオン状態になってキャパシタＣ１への充電
動作が開始される。これによりキャパシタＣ１の電圧ｖ
１は、その充電電流とキャパシタＣ１の容量値に従′っ
て直線的に立ち上がる。このキャパシタＣ１の電圧ｖ１
がインバータ回路ＩＶ２のロジックスレッショルド電圧
に達するとインバータ回路ＩＶ２の出力信号がロウレベ
ルになってナントゲート回路Ｇ２の出力信号Ｑを口□ウ
レベルからハイレベルに変化させる。これに応じてＰチ
ャンネルＭＯ３ＦＥＴＱＢはオフ状態に、Ｎチャンネル
ＭＯ３ＦＥＴＱ９はオン状態に切り換えられる。この結
果キャパシタＣ１の電圧ｖ１はロウレベルに引き抜かれ
る。上記ナントゲート回路Ｇ２の出力信号Ｑのハイレベ
ルによって、ナントゲート回路Ｇｌの出力信号Ｑは、ハ
イレベルからロウレベルに変化させられる。これに応じ
てＰチャンネルＭＯ３ＦＥＴＱＩ　Ｏはオン状態に、Ｎ
チャンネルＭＯ３ＦＥＴＱＩ　ｌはオフ状態に切り換え
られる。この結果、キャパシタＣ２への充電動作が開始
される。これに応じて、キャパシタＣ２の電圧ｖ２は、
その容量値が比較的小さく設定されるていることより、
急速に直線的に立ち上がる。この電圧ｖ２がインバータ
ＩＶＩのロジックスレッショルド電圧に達するとインバ
ータ回路ＩＶＩの出力信号がロウレベルになってナント
ゲート回路Ｇｌの出力信号Ｑをロウレベルからハイレベ
ルに変化させる。これに応じてＰチャンネルＭＯ５ＦＥ
ＴＱＩ　Ｏはオフ状態に、ＮチャンネルＭＯ５ＦＥＴＱ
Ｉ　１はオン状態に切り換えられる。この結果キャパシ
タＣ２の電圧ｖ２はロウレベルに引き抜かれる。上記ナ
ントゲート回路Ｇ１の出力信号Ｑのハイレベルによって
、ナントゲート回路Ｇ２の出力信号Ｑは、ハイレベルか
らロウレベルに変化させられ、上記同様に再びキャパシ
タＣ１への充電動作が開始される。以上の動作の繰り返
しによって発振動作が行われる。

上記フリップフロップ回路の出力信号Ｑは、キャパシタ
Ｃ１の充電動作に従った比較的広いパルス幅を持つよう
にされ、出力信号Ｑは、キャパシタＣ２の充電動作に従
った比較的狭いパルス幅を持つようにされる。この実施
例では、上記出力信号Ｑによりクロック信号のパルス幅
を設定し、上記出力信号Ｑによりノンオーバーランプ時
間を設定するものである。

パルス出力回路ＰＣは、上記ノンオーバラップ時間を設
定するための出力信号Ｑの立ち下がりに同・期して動作
する１／２分周回路を含んでいる。

この分周回路の出力２Ｑと上記出力信号Ｑとの論理積を
採ることによりクロック信号φ１が形成される。また、
図示しないが、上記分周出力２Ｑの反転信号と上記出力
信号Ｑとの論理積を採ることにより、クロック信号φ２
が形成される。これによって、２相のクロック信号φ１
とφ２は、上記出力信号Ｑのパルス幅、言い換えるなら
ば、キャパシタＣ２の充電時間に従ったノンオーバーラ
ツプ時間を持つようにされる。

〔実施例２〕 第３図には、この発明の他の一実施例の回路図が示され
ている。

この実施例では、ノンオーバーランプの２相のクロック
信号を発振回路から直接的に形成するため、２組の充放
電回路が用いられる。すなわち、上記スイッテＭＯ３Ｆ
ＥＴＱ８〜ＱｌｌとキャパシタＣ１，Ｃ２と類似ノスイ
ッチＭＯ５ＦＥＴＱ８”　〜Ｑｌｌ°　とキャパシタＣ
１°、Ｃ２°を設けて、これらのキャパシタ０１〜Ｃ２
’　の充電動作を順序制御回路ＲＣによって、キャパシ
タＣＬ。

Ｃ２，ＣＩ’　　Ｃ２’　の順序により繰り返し行うよ
うにするものである。すなわち、第４図に示した動作波
形図のように、キャパシタＣ１への充電動作によってそ
の電圧ｖ１がインバータ回路ＩＶＩのロジックスレッシ
ョルド電圧に達すると、その出力信号Ａによって、順序
制御回路ＲＣの出力信％Ｈをロウレベルからハイレベル
に変化させるとともに、キャパシタＣ２への充電動作を
介してする出力信号Ｂをハイレベルからロウレベルに切
りえる。以下同様にして、キャパシタ０１°、　　Ｃ２
″の順序で繰り返して上記キャパシタ０１〜Ｃ２゛への
択一的な充電動作を行わせるものである。

このような動作を実現するため、上記順序制御回路ＲＣ
は、シフトレジスタ又はリングオシレータ等を利用する
ことができる。

この実施例では、上記キャパシタＣ１と０１゜の電圧■
１と■３を受けるインバータ回路ＩＶＩとＩＶＩｏの出
力信号Ａ、！：Ｅから直接的に２相のクロック信号を得
ることができる。なお、キャパシタＣ２とＣ２’　の電
圧ｖ２と■４を受けるインバータ回路ＩＶ２とＩＶ２’
　の出力信号ＣとＧは、ノンオーバーランプ時間を規定
する。

〔効　果〕

（１）定電流により充電又は放電動作を行うキャパシタ
の容量比に従った発振パルス信号を形成するものであり
、半導体集積回路に形成されたキャパシタの容量比は、
高精度に形成することができる。

これにより、上記発振パルス信号からクロック信号のパ
ルス幅とノンオーバーラツプの比を高精度で設定するこ
とができるという効果が得られる。

（２）上記キャパシタの充電又は放電動作のための定電
流をＰＬＬ回路を利用して形成することによって、その
周波数自体も高精度で設定することができるという効果
が得られる。

（３）上記（１）ないしく２）によって、ノンオーバー
ラツプ時間設定に時間マージンを設ける必要がないから
、高周波数のノンオーバーラツプを持つ多相クロック信
号を形成することができるので、このクロック信号によ
って動作する回路の高速化を図ることができるという効
果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、クロック信号
の周波数の調整は、上記ＰＬＬｒｙｉ路に代え、ポリシ
リコン等からなるヒエーズ手段の選択的に溶断によって
選択的に定電流を流す複数のＭＯＳ　Ｆ　ＥＴの組み合
わせによりキャパシタの容量値の絶対値的なバラツキを
補償するような定電流を形成するものであってもよい。

また、複数のキャパシタの充放電動作を制御する順序制
御回路の具体的回路構成は、種々の実施形態を採ること
ができるものである。

〔利用分野〕

この発明は、スイッチド・キャパシタ・フィルタの他、
ノンオーバーランプのクロック信号を必要とする各種回
路を含む半導体集積回路装置に広く利用できるものであ
る。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、その動作を説明するための波形図、第３図は、この発
明の他の一実施例を示す回路図、 第４図は、その動作を説明するための波形図である。 ＶＣＯ・・電圧制御型発振回路、ＬＦＰ・・ロウパスフ
ィルタ、ＰＦＣ・・位相比較回路、ｃＯ第１図 ｅＩ　　　　　　も 第２図 伽

Claims (1)

1. 【特許請求の範囲】 １、複数のキャパシタと、これらの複数のキャパシタの
   電圧を受けて一定のレベルに達したことを検出して択一
   的に定電流による充電又は放電動作を行わせる順序制御
   回路と、上記キャパシタの充電又は放電動作に従ったパ
   ルス幅のパルス信号を形成するパルス出力回路とを含む
   ことを特徴とするクロック発生回路。 ２、上記複数のキャパシタは、１対のキャパシタＣ１、
   Ｃ２からなり、上記順序制御回路は、これらのキャパシ
   タＣ１、Ｃ２の電圧を受けて反転動作が行われるフリッ
   プフロップ回路と、このフリップフロップ回路の相補出
   力信号を受けて上記キャパシタＣ１とＣ２を相補的に充
   放電させるスイッチ回路とからなり、上記パルス出力回
   路は、上記フリップフロップ回路の一方の出力信号の分
   周出力と他方の出力信号とから２相のクロック信号を形
   成するものであることを特徴とする特許請求の範囲第１
   項記載のクロック発生回路。 ３、フリップフロップ回路の出力信号の分周出力は、基
   準周波数信号とともに位相比較回路に供給され、この位
   相比較出力に積分出力によって上記キャパシタＣ１、Ｃ
   ２の充電又は放電動作のための定電流を形成するもので
   あることを特徴とする特許請求の範囲第２項記載のクロ
   ック発生回路。