KR930004267B1 - 잡음펄스 억제회로 - Google Patents

Abstract

내용 없음.

Description

잡음펄스 억제회로

제1도는 종래 잡음펄스 억제회로블록도.

제2도는 본 발명에 따른 잡음펄스 억제회로도.

제3(a)도 내지 제3(f)도는 부의 잡음펄스가 포함된 경우의 제2도 각부 타이밍도.

제4(a)도 내지 제4(f)도는 정의 잡음펄스가 포함된 경우의 제2도 각부 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

11,12 : 래치 13 : 잡음펄스억제부

14 : 출력부 PM1,PM2 : 피모스트랜지스터

NM1, NM2 : 엔모스트랜지스터 I1-I3 : 인버터

본 발명은 디지탈 시스템 내의 잡음펄스 억제회로에 관한 것으로, 특히 구성소자수를 감소시켜 레이아웃면적을 줄일 수 있고, 샘플링클럭신호의 에지타이밍에 동기시켜 정/부의 양극성 잡음펄스를 억제시키도록 한 잡음펄스 억제회로에 관한 것이다.

종래의 잡음펄스 억제회로는 제1도에 도시된 바와같이 입력신호(Vin)을 인가받아 트리거신호에 따라 래치시켜 출력(Vout)하기 위한 래치회로(2)와, 클럭신호(CK)를 계수하여 상기 래치회로(2)에 트리거회로를 발생시키기 위한 계수기회로(1)와, 상기 래치회로(2)의 출력(Vout)과 상기 입력신호(Vin)가 동일논리일때 상기 계수기회로(1)와, 상기 래치회로(2)의 출력(Vout)과 상기 입력신호(Vin)가 동일논리일때 상기 계수기회로(1)를 리세트하고, 논리상태가 상보형인 동안에 상기 계수기회로(1)를 동작되게하는 신호를 발생하는 논리회로(3)로 구성되었다.

이와같이 구성된 종래 잡음펄스 억제회로의 작용 및 문제점을 설명하면 다음과 같다.

계수기회로(1)과 논리회로(3)의 제어에 따라 입력신호(Vin)의 잡음펄스를 판단할 수 있는 폭의 타이밍으로 클럭신호(CK)를 계수하여 트리거신호로 래치회로(2)에 인가한다. 래치회로(2)는 입력신호(Vin)를 트리거신호(CP)에 따라 래치시킴과 아울러 이에 동기하여 출력(Vout)한다.

즉, 클럭신호(CK)의 에지타이밍에 동기하여 출력된다. 이때 논리회로(3)가 래치회로(2)의 출력(Vout)과 입력신호(Vin)의 논리상태를 판별하는데, 동일논리일 경우, 즉 잡음펄스가 입력신호(Vin)에 실려있지 않는 경우에는 계수기회로(1)를 계속 동작시켜 입력신호(Vin)를 계수되어 분주되는 클럭신호(CK)의 타이밍에 동기시켜 출력(Vout)하게 하고, 래치회로(2)의 출력(Vout)과 입력신호(Vin]가 동일논리가 아닌 상보형 논리일때 즉, 잡음펄스가 입력신호(Vin)에 실려올 경우에는 계수회로를 동작시키지 않고, 다시 잡음펄스가 지나고 정상입력이 되면 계수기회로(1)를 동작시켜 동기시킨 타이밍으로 출력(Vout)하게 된다.

여기서, 계수기회로(1)의 계수에 의해 잡음펄스와 정상입력신호(Vout)펄스를 구별시켜 출력(Vout)하도록 하며, 논리회로(3)에서는 입력신호(Vin)중 정/부양극성잡음펄스 모두에 따라 동작한다.

그러나, 이와같은 잡음펄스 억제회로는 정/부양극성잡음 펄스를 모두 판별하기 위한 논리회로(3)와, 잡음펄스폭과 입력신호폭을 구별하기 위한 계수기회로(1)등이 많은 소자를 포함하는 회로로 구성되므로 집적회로 구현시 칩의 레이아웃 면적이 커지는 문제점이 있다.

본 발명은 이와같은 문제점을 감안하여 입력신호를 클럭신호의 라이징에지 및 폴링에지에 각기 래치시켜 이를 잡음펄스 억제부를 통해 출력하도록 하여 적은수의 소자로 간단히 구성할 수 있는 잡음펄스 억제회로를 창안한 것으로, 이를 첨부한 도면을 참조해 상세히 설명하면 다음과 같다.

제2도는 본 발명에 따른 잡음펄스 억제회로도로서, 이에 도시한 바와같은 입력신호(Vin)를 클럭신호(CK)의 라이징에지에 래치시키는 제1래치(11)와, 상기 클럭신호(CK)를 인버터(I1)를 통해 인가받아 상기 입력신호(Vin)를 상기 클럭신호(CK)의 폴링에지에 래치시키는 제2래치(12)와, 상기 제1,2래치(11),(12)의 출력(Q1), (Q2)를 각기 게이트에 인가하는 피모스트랜지스터(PM1), (PM2)와 엔모스트랜지스터(NM1),(NM2)를 순차적으로 직렬접속한 후 상기 피모스트랜지스터(PM2)의 드레인과 상기 엔모스트랜지스터(NM1)의 소오스접속점출력(Vo)을 잡음펄스억제출력으로 하는 잡음펄스억제부(13)와, 상기 잡음펄스억제부(13)의 출력(Vo)을 인버터(I2)를 통해 최종출력(Vout)함과 아울러 그 최종출력(Vout)을 인버터(I3)를 통해 상기 인버터(I2)에 피드백시켜 출력(Vout)을 유지시키도록 하는 출력부(14)로 구성하였다.

여기서, 출력부(14)의 인버터(I3)는 전류의 공급, 싱크(Sink)능력이 아주 작도록 한다.

이와같이 구성한 본 발명의 작용 및 효과를 설명하면 다음과 같다.

본 발명은 클럭신호(CK)의 라이징에지와 폴링에지 또는 폴링에지와 라이징에지타이밍에 연속하여 같은 논리레벨을 유지하는 입력신호(Vin)만을 정보신호로 젼달하고, 클럭신호(CK)의 라이징에지와 폴링에지시의 입력신호(Vin)논리레벨이 다른경우는 잡음펄스로 간주하여 억제시키도록 하는 잡음펄스억제작용을 한다.

제3(a)도 내지 제3(f)도는 제2도에 따른 입력신호에 부의 잡음펄스가 포함된 경우의 각부 타이밍도로서, 클럭신호(CK)가 제3(a)도와 같은 펄스신호로 입력되고, 입력신호(Vin)가 제3(b)도와같이 부의 잡음 펄스(N1, N2)와 정보신호펄스(S1, S2)가 포함되어 입력되며, 플립플롭(F/F1), (F/F2)인 제1,2래치(11),(12)는 각기 클럭신호(CK)의 라이징에지와 폴링에지에서 동작하여 제3(c)도, 제3(d)도와같이 래치시킨다. 즉, 제3(b)도와같은 입력신호(Vin)의 잡음펄스(N1)가 입력되면, 그 잡음펄스(N1)의 저전위 구간 클럭신호(CK)의 라이징에지가 하나 존재하므로 이 라이징에지타이밍에 제1래치(11)의 출력(Q1)이 반전되어 클럭신호(CK)의 한주기 동안 저전위펄스신호가 된다. 잡음펄스(N2)의 저전위 구간에서는 클럭신호(CK)의 폴링에지하나가 존재하므로 제2래치(12)가 클럭신호(CK)의 한주기동안 저전위펄스출력(Q2)을 한다.

만약, 정보신호펄스(S1), (S2)구간에서는 클럭신호(CK)의 폴링에지 및 라이징에지가 동시에 존재하는 펄스폭이므로 제1, 2래치(11),(12)의 출력(Q1),(Q2)의 동시에 저전위인 구간이 존재한다. 따라서, 잡음펄스(N1),(N2)일 경우에는 제1,2래치(11),(12)의 출력(Q1),(Q2)이 각기 저전위 구간을 갖으므로 잡음펄스 억제부(13)의 피엔피트랜지스터(PM1)가 잡음펄스(N1)에 따라 제1래치(11)의 출력(Q1)에 의해 턴온되면 피엔피트랜지스터(PM2)가 턴오프상태이고, 잡음펄스(N2)에 따라 제2래치(12)의 출력(Q2)에 의해 피엔피트랜지스터(PM2)가 턴온되면 피엔피트랜지스터(PM1)가 턴오프상태로서 잡음펄스억제부(13)의 출력(Vo)은 저전위로 출력부(14)를 통해 고전위 출력(Vout)상태이다.

정보신호펄스(S1),(S2)에 의해 제1,2래치(11),(12)의 출력(Q1),(Q2)이 동시에 저전위 구간이 발생하면 피엔피트랜지스터(PM1),(PM2)는 턴온되고, 엔피엔트랜지스터(NM1),(NM2)는 턴온프상태가 되어 잡음펄스억제부(13)는 제3(e)도와같은 펄스출력(Vo)을 하여 출력부(14)를 통해 제3(f)도와 같은 최종출력(Vout)을 한다.

제5도는 본 발명에 따른 잡음억제부의 동작진리표로서, 제1,2래치(11),(12)의 출력(Q1),(Q2)이 모두 고전위(Q1=Q2="H")이면 출력(Vo)은 저전위("L")가 되고, 제1,2래치(11),(12)의 출력(Q1),(Q2)이 같지않은 경우 (Q1="H", Q2="L"), (Q1="L", Q2="H")에는 출력(Vo)은 하이임피던스상태로 출력부(14)의 인버터(I3)를 를 통한 피드백신호에 의해 결정되며, 제1,2래치(11),(12)의 출력(Q1), (Q2)이 모두 저전위(Q1=Q2="L")일 경우에는 출력(Vo)은 고전위("H")가 된다.

따라서, 정보신호펄스(S1),(S2)에 의해 제1,2래치(11),(12)의 출력이 동시에 저전위인 구간이 지나고 제3(c)도, 제3(d)도에서와 같이 제2래치(12)의 출력(Q2)이 고전위로 반전되고, 제1래치(11)의 출력(Q1)이 저전위 구간인 클럭펄스(CK)의 반주기동안에는 잡음펄스억제부(13)의 출력(Vo)은 하이임피던스상태가 되어 인버터(I3)을 통해 최종출력(Vout)이 반전되어 고전위 신호로 피드백되므로 상기 클럭신호(CK)의 반주기 동안 고전위를 유지한다.

이후 제1,2래치(11),(12)의 출력(Q1),(Q2)이 모두 고전위가 되면 엔모스트랜지스터(NM1),(NM2)가 턴온되어 잡음펄스억제부(13)의 출력(Vo)이 접지측에 흐르는 루프가 발생되므로 인버터(I3)를 통한 피드백신호가 접지로 바이패스되면서 최종출력(Vout)은 제3(f)도와같이 잡은펄스를 억제시키고 정보신호펄스만을 클럭신호에 동기시켜 출력하게 된다.

제4(a)도 내지 제4(f)도는 제2도에 따른 입력신호에 정의 잡음펄스가 포함된 경우의 각부 타이밍도로서, 입력신호(Vin)에 정의 잡음펄스(N'1),(N'2)가 포함되어 정보신호펄스(S1),(S2)가 제4(b)도와 같이 입력되면, 잡음펄스(N'1),(N'2)에서는 클럭신호(CK)의 라이징에지와 폴링에지가 각기 하나씩 있으므로 제4(c)도, 제4(d)와 같이 제1,2래치(11),(12)가 출력(Q1),(Q2)한다. 이에따라 잡음펄스억제부(13)는 부의 잡음펄스가 포함된 입력신호에서와 마찬가지로 제4(e)도와 같은 출력(Vo)을 하고, 출력신호(14)가 이를 반전시켜 제4(f)도와 같은 잡음펄스(N'1)(N'2)가 억제된 신호가 최종출력(Vout)된다.

이상에서 설명한 바와같이 본 발명은 입력신호에 정/부의 양극성잡음펄스가 포함된 경우에도 잡음펄스를 제거하고 클럭신호에 동기하여 정보신호만을 출력시킬 수 있으며, 클럭신호의 주파수를 변경하여 최대잡음폭을 결정할 수 있고, 간단한 회로구성으로 구성소자수가 적어 집적회로구현시 칩의 레이아웃면적을 축소시킬 수 있는 효과가 있다.

Claims (4)

1. 입력신호(Vin)를 잡음펄스폭을 결정하는 주파수를 갖는 클럭신호(CK)의 라이징에지에 래치시키는 제1래치(11)와, 상기 입력신호(Vin)를 상기 클럭신호(CK)의 폴링에지에 래치시키는 제2래치(12)와, 상기 제1,2래치(11),(12)의 출력(Q1),(Q2)에 따라 잡음펄스를 억제하고 정보신호펄스만을 상기 클럭신호(CK)의 에지타이밍에 동기시켜 출력(Vo)하는 잡음펄스억제부(13)와, 상기 잡음펄스억제부(13)의 출력(Vo)을 반전시켜 최종출력(Vout)함과 아울러 상기 잡음펄스억제부(13)의 출력(Vo)이 하임임피던스시 상기 최종출력(Vout)을 유지시켜 출력하기 위한 출력부(14)로 구성한 것을 특징으로 하는 잡음펄스 억제회로.
2. 제1항에 있어서, 제1래치(11) 및 제2래치(12)는 에지트리거 디(D)형 플립플롭으로 구성하여 된 것을 특징으로 하는 잡음펄스 억제회로.
3. 제1항에 있어서, 제1,2래치(11),(12)의 출력(Q1),(Q2)을 직렬접속한 피모스트랜지스터(PM1),(PM2)의 게이트에 각기 인가함과 아울러 직렬접속한 엔모스트랜지스터(NM1), (NM2)의 게이트에 각기 인가한 후 상기 피모스트랜지스터(PM2)의 드레인과 상기 엔모스트랜지스터(NM1)의 드레인을 접속하여 그 접속점을 통해 출력부(14)에 출력(Vo)하도록 잡음펄스억제부(13)를 구성하여 된 것을 특징으로 하는 잡음펄스 억제회로.
4. 제1항에 있어서, 잡음펄스억제부(13)의 출력(Vo)을 인버터(I2)을 통해 최종출력(Vout)하고, 그 최종출력(Vout)을 인버터(I3)를 통해 상기 잡음펄스억제부(13)의 출력(Vo)단자에 피드백시키도록 출력부(14)를 구성하여 된 것을 특징으로 하는 잡음펄스 억제회로.