JPH0454721A - クロックドライバー回路 - Google Patents
クロックドライバー回路Info
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- JPH0454721A JPH0454721A JP2165916A JP16591690A JPH0454721A JP H0454721 A JPH0454721 A JP H0454721A JP 2165916 A JP2165916 A JP 2165916A JP 16591690 A JP16591690 A JP 16591690A JP H0454721 A JPH0454721 A JP H0454721A
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- 230000000295 complement effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳＦＥＴで構成された半導体集積回路に
関し、特にクロックドライバー回路に関する。
関し、特にクロックドライバー回路に関する。
従来、第４図に示す様なりロックドライバー回路がある
。この回路は、第１の入力を入力端子■に第２の入力を
接続点■に出力を、接続点■に接続した第１のＮＡＮＤ
回路（１）と、入力を接続点■に出力を出力端子■に接
続した第１のインバータ回路（２）と、第１の入力を接
続点■に第２の入力を入力端子■に出力を接続点■に接
続した第２のＮＡＮＤ回路（３）と、入力を接続点■に
出力を出力端子■に接続した第２のインバータ回路（４
）と、接続点■と接続点■の間に接続した第１の抵抗素
子（５）と接続点■と接続点■の間に接続した第２の抵
抗素子（６）と、接続点■と接地電位との間に接続した
第１の容量素子（７）と、接続点■と接地電位との間に
接続した第２の容量素子（８）によって構成されている
。
。この回路は、第１の入力を入力端子■に第２の入力を
接続点■に出力を、接続点■に接続した第１のＮＡＮＤ
回路（１）と、入力を接続点■に出力を出力端子■に接
続した第１のインバータ回路（２）と、第１の入力を接
続点■に第２の入力を入力端子■に出力を接続点■に接
続した第２のＮＡＮＤ回路（３）と、入力を接続点■に
出力を出力端子■に接続した第２のインバータ回路（４
）と、接続点■と接続点■の間に接続した第１の抵抗素
子（５）と接続点■と接続点■の間に接続した第２の抵
抗素子（６）と、接続点■と接地電位との間に接続した
第１の容量素子（７）と、接続点■と接地電位との間に
接続した第２の容量素子（８）によって構成されている
。
この回路の動作を第５図に示す。
第１の入力端子と第２の入力端子に第５図■■に示す様
な相補信号を入力する。ここで、初期状態トシて、■を
ロウレベル、■をハイレベル、■をハイレベル、■をロ
ウレベル、■をロウレベル、■をハイレベル、■をロウ
レベル、■をハイレベルとする。
な相補信号を入力する。ここで、初期状態トシて、■を
ロウレベル、■をハイレベル、■をハイレベル、■をロ
ウレベル、■をロウレベル、■をハイレベル、■をロウ
レベル、■をハイレベルとする。
まず、第２の入力である■がハイレベルからロウレベル
（同時に第１の入力であるのはロウレベルからハイレベ
ル）となる信号を入力することにより■はロウレベルか
らハイレベルとなり、■はＲＣの時定数でロウレベルか
らハイレベルとなり、■がＮＡＮＤ回路（１）のしきい
値をこえると■はハイレベルからロウレベルとなり、■
はＲＣの時定数でハイレベルからロウレベルへ変化する
。次に第１の入力である■がハイレベルから；ランベル
（同時に第２の入力である■はロウレベルからハイレベ
ル）となる信号を入力することにより、■はロウレベル
からハイレベルとなり■はＲＣの時定数でロウレベルか
らハイレベルとなり、■がＮＡＮＤ回路（３）のしきい
値をこえると■はハイレベルからロウレベルとなり、■
はＲＣの時定数でハイレベルからロウレベルへ変化スル
。
（同時に第１の入力であるのはロウレベルからハイレベ
ル）となる信号を入力することにより■はロウレベルか
らハイレベルとなり、■はＲＣの時定数でロウレベルか
らハイレベルとなり、■がＮＡＮＤ回路（１）のしきい
値をこえると■はハイレベルからロウレベルとなり、■
はＲＣの時定数でハイレベルからロウレベルへ変化する
。次に第１の入力である■がハイレベルから；ランベル
（同時に第２の入力である■はロウレベルからハイレベ
ル）となる信号を入力することにより、■はロウレベル
からハイレベルとなり■はＲＣの時定数でロウレベルか
らハイレベルとなり、■がＮＡＮＤ回路（３）のしきい
値をこえると■はハイレベルからロウレベルとなり、■
はＲＣの時定数でハイレベルからロウレベルへ変化スル
。
以上の動作をくり返し、出力として■、■の信号の反転
した第５図■■に示す信号が得られる。
した第５図■■に示す信号が得られる。
この回路の特徴は、周波数ｆの単相信号が入力されると
、出力として周波数がｆで互いに信号がハイレベルで重
なり合わないよういデユーティを変更した２相信号が得
られる。
、出力として周波数がｆで互いに信号がハイレベルで重
なり合わないよういデユーティを変更した２相信号が得
られる。
この従来のクロックドライバー回路では、第１の圧力信
号と第２の出力信号が共にロウレベルになっている期間
を長くするためには、抵抗素子（５）、 （６）又は容
量素子（７）、 （８）の値を大きくし、ＲＣの時定数
を応きくし、■■の電位の変化を遅らせることにより実
施している。しかしながら、二〇ＲＣの時定数をあまり
大きくすると第６図に示す様に■■の電位は電源電位と
接地電位の間をフル振幅しなくなり抵抗素子、容量素子
、ＭＯＳＦＥＴの特性のゆらぎや、ノイズによってクロ
ックドライバーの出力信号のタイミングが変化してしま
うという問題点があった。
号と第２の出力信号が共にロウレベルになっている期間
を長くするためには、抵抗素子（５）、 （６）又は容
量素子（７）、 （８）の値を大きくし、ＲＣの時定数
を応きくし、■■の電位の変化を遅らせることにより実
施している。しかしながら、二〇ＲＣの時定数をあまり
大きくすると第６図に示す様に■■の電位は電源電位と
接地電位の間をフル振幅しなくなり抵抗素子、容量素子
、ＭＯＳＦＥＴの特性のゆらぎや、ノイズによってクロ
ックドライバーの出力信号のタイミングが変化してしま
うという問題点があった。
本発明のクロックドライバー回路は、第１図に示したよ
うに第１の入力を第１の入力端子に、第２の入力を第１
の接続点に、出力を第２の接続点に接続した第１のＮＡ
ＮＤ回路と、入力を前記第２の接続点に出力を第１の出
力端子に接続した第１のインバータ回路と、第１の入力
を第３の接続点に第２の入力を第２の入力端子に出力を
第４の接続点に接続した第２のＮＡＮＤ回路と、入力端
子を前記第４の接続点に出力端子を第２の出力端子に接
続した第２のインバータ回路と、ソースを接地電位にゲ
ートを前記第２の出力端子にドレインを前記第１の接続
点に接続した第１のＮｃｈＭＯ８ＦＥＴと、ソースを前
記接地電位にゲートを前記第１の出力端子にドレインを
前記第３の接続点に接続した第２のＮｃｈＭＯ８ＦＥＴ
と、前記第２の接続点と前記第３の接続点の間に接続し
た第１の抵抗素子と、前記第１の接続点と前記第４の接
続点の間に接続した第２の抵抗素子と、前記第１の接続
点と前記の接地電位の間に接続した第１の容量素子と、
前記第３の接続点と前記接、地電位の間に接続した第２
の容量素子を含んで構成される。
うに第１の入力を第１の入力端子に、第２の入力を第１
の接続点に、出力を第２の接続点に接続した第１のＮＡ
ＮＤ回路と、入力を前記第２の接続点に出力を第１の出
力端子に接続した第１のインバータ回路と、第１の入力
を第３の接続点に第２の入力を第２の入力端子に出力を
第４の接続点に接続した第２のＮＡＮＤ回路と、入力端
子を前記第４の接続点に出力端子を第２の出力端子に接
続した第２のインバータ回路と、ソースを接地電位にゲ
ートを前記第２の出力端子にドレインを前記第１の接続
点に接続した第１のＮｃｈＭＯ８ＦＥＴと、ソースを前
記接地電位にゲートを前記第１の出力端子にドレインを
前記第３の接続点に接続した第２のＮｃｈＭＯ８ＦＥＴ
と、前記第２の接続点と前記第３の接続点の間に接続し
た第１の抵抗素子と、前記第１の接続点と前記第４の接
続点の間に接続した第２の抵抗素子と、前記第１の接続
点と前記の接地電位の間に接続した第１の容量素子と、
前記第３の接続点と前記接、地電位の間に接続した第２
の容量素子を含んで構成される。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図であり、この回
路は第１の入力を入力端子■に第２の入力を接続点■に
出力を接続点■に接続した１ＯＮＡＮＤ回路（１）と、
入力を接続点（３）に圧力を出力端子■に接続した第１
のインバータ回路（２）と、第１の入力を接続点■に第
２の入力を入力端子■に出力を接続点■に接続した第２
のＮＡＮＤ回路（３）と、入力を接続点■に出力を出力
端子■に接続した第２のインバータ回路（４）と、接続
点■と接続点■の間に接続した第１の抵抗素子（５）と
、接続真■と接続点■の間に接続した第２の抵抗素子（
６）と、接続点■と接地電位との間に接続した第１の容
量素子（７）と、接続点■と接地電位との間に接続した
第２の容量素子（８）とソースを接地電位にゲートを接
続点■にドレインを接続点■に接続した第１のＮｃｈＭ
Ｏ８ＦＥＴ（９）と、ソースを接地電位にゲートを接続
点■にドレインを接続点■に接続した第２のＮｃｈＭＯ
８ＦＥＴＱωで構成されている。
路は第１の入力を入力端子■に第２の入力を接続点■に
出力を接続点■に接続した１ＯＮＡＮＤ回路（１）と、
入力を接続点（３）に圧力を出力端子■に接続した第１
のインバータ回路（２）と、第１の入力を接続点■に第
２の入力を入力端子■に出力を接続点■に接続した第２
のＮＡＮＤ回路（３）と、入力を接続点■に出力を出力
端子■に接続した第２のインバータ回路（４）と、接続
点■と接続点■の間に接続した第１の抵抗素子（５）と
、接続真■と接続点■の間に接続した第２の抵抗素子（
６）と、接続点■と接地電位との間に接続した第１の容
量素子（７）と、接続点■と接地電位との間に接続した
第２の容量素子（８）とソースを接地電位にゲートを接
続点■にドレインを接続点■に接続した第１のＮｃｈＭ
Ｏ８ＦＥＴ（９）と、ソースを接地電位にゲートを接続
点■にドレインを接続点■に接続した第２のＮｃｈＭＯ
８ＦＥＴＱωで構成されている。
この回路の動作を第２図に示す。第１の入力端子と第２
の入力端子に第２図■■に示す様な相補信号を入力する
と各点の電位は第２図■〜■に示す様になり第１の出力
端子と第２の出力端子の出力波形は第２図■、■に示す
様になる。本発明のクロックドライバー回路は■の電位
がハイレベルからロウレベルへ変化する際にＮｃｈＭＯ
８ＦＥＴ（９）が導通状態となり従来のＲＣの時定数で
変化する時より高速に変化し、同様に■の電位がハイレ
ベルからロウレベルへ変化する際にＮｃｈＭＯ８ＦＥＴ
α０）が導通状態となり従来のＲＣの時定数で変化する
時より高速に変化させることができる。
の入力端子に第２図■■に示す様な相補信号を入力する
と各点の電位は第２図■〜■に示す様になり第１の出力
端子と第２の出力端子の出力波形は第２図■、■に示す
様になる。本発明のクロックドライバー回路は■の電位
がハイレベルからロウレベルへ変化する際にＮｃｈＭＯ
８ＦＥＴ（９）が導通状態となり従来のＲＣの時定数で
変化する時より高速に変化し、同様に■の電位がハイレ
ベルからロウレベルへ変化する際にＮｃｈＭＯ８ＦＥＴ
α０）が導通状態となり従来のＲＣの時定数で変化する
時より高速に変化させることができる。
これにより■■の電位は必ず接地電位から変化すること
となり、従来に比べてＲＣの時定数を大きくシ、第１の
出力と第２の出力が共にロウレベルの期間を長くしても
安定した動作が行なえる。
となり、従来に比べてＲＣの時定数を大きくシ、第１の
出力と第２の出力が共にロウレベルの期間を長くしても
安定した動作が行なえる。
第３図は本発明による第２の実施例を示す回路図であり
、第１図に示した第１の実施例において第１の抵抗素子
（５）の代りに、ソースを接続点■にゲートを電源電位
ＶＤＤにドレインを接続点■に接続した第３のデプレッ
ションＮｃｈＭＯ８ＦＥＴ０Ｄを用い、第２の抵抗素子
の代りにソースを接続点■にゲートを電源電位ＶＤＤに
ドレインを接続点■に接続した第４のデプレッションＮ
ｃｈＭＯ８ＦＥＴＱ７）を用い、第１１７）ＮＡＮＤ回
！（１）１７）第２の入力と接続点■の間に入力を接続
点■に出力を接続点■に接続した第３のインバータ回路
Ｑ３１と入力を接続点■に出力を第１のＮＡＮＤ回路（
１）の第２の入力０に接続した第４のインバータ回路Ｑ
４）を挿入し、第２のＮＡＮＤ回路（３）の第１の入力
と接続点■の間に入力を接続点■に出力を接続点■に接
続した第５のインバータ回路０ωと入力を接続点＠に出
力を第２のＮＡＮＤ回路（３）の第１の入力■に接続し
た第６のインバータ回路ａＱを挿入する。また、第１の
ＮｃｈＭＯ８ＦＥＴのゲーＹを第２のインバータ回路（
４）の出力信号の配線上で寄生抵抗及び寄生容量によっ
て出力信号の遅延が最も大きい接続点０に接続し、第２
のＮｃｈＭＯ８ＦＥＴのゲートを第１のインバータ回路
（２）の出力信号の配線上で寄生抵抗及び寄生容量によ
って入力信号の遅延が最も大きい接続点■に接続する。
、第１図に示した第１の実施例において第１の抵抗素子
（５）の代りに、ソースを接続点■にゲートを電源電位
ＶＤＤにドレインを接続点■に接続した第３のデプレッ
ションＮｃｈＭＯ８ＦＥＴ０Ｄを用い、第２の抵抗素子
の代りにソースを接続点■にゲートを電源電位ＶＤＤに
ドレインを接続点■に接続した第４のデプレッションＮ
ｃｈＭＯ８ＦＥＴＱ７）を用い、第１１７）ＮＡＮＤ回
！（１）１７）第２の入力と接続点■の間に入力を接続
点■に出力を接続点■に接続した第３のインバータ回路
Ｑ３１と入力を接続点■に出力を第１のＮＡＮＤ回路（
１）の第２の入力０に接続した第４のインバータ回路Ｑ
４）を挿入し、第２のＮＡＮＤ回路（３）の第１の入力
と接続点■の間に入力を接続点■に出力を接続点■に接
続した第５のインバータ回路０ωと入力を接続点＠に出
力を第２のＮＡＮＤ回路（３）の第１の入力■に接続し
た第６のインバータ回路ａＱを挿入する。また、第１の
ＮｃｈＭＯ８ＦＥＴのゲーＹを第２のインバータ回路（
４）の出力信号の配線上で寄生抵抗及び寄生容量によっ
て出力信号の遅延が最も大きい接続点０に接続し、第２
のＮｃｈＭＯ８ＦＥＴのゲートを第１のインバータ回路
（２）の出力信号の配線上で寄生抵抗及び寄生容量によ
って入力信号の遅延が最も大きい接続点■に接続する。
抵抗素子をＮｃｈデイプレッションＴｒに変更すること
により第１の実施例と同様な効果が得られる上、抵抗を
構成するレイアウト面積を１７３〜１／４に縮小するこ
とが出来る。次に、第３〜第６のインバータ回路α■〜
００を挿入し、第３．第５のインバータ回路の論理しき
い値を変化させることにより第１の実施例と同様の効果
が得られる上デイレイ時間を他の論理しきい値に影響を
与えず変化させることが出来る。そして、第１．第２の
ＮｃｈＭＯｓＦＥＴ（９）ＧＯ）のゲートをそれぞれ接
続点Ｏ２■に接続してやることにより、第１の実施例と
同様な効果が得られる上、■、■のクロックドライバー
の出力に寄生抵抗、寄生容量が付いて波形がなまっても
、一方の信号がロウレベルにならないとＮｃｈＭＯｓＦ
ＥＴがＯＦＦ’Ｌないため他方の信号はハイレベルにな
らないという特徴を有する。また、前記第３のデイプレ
ッションＮｃｈＭＯ８ＦＥＴ（１１）の代りにソースを
接続点■にゲートを接地電位にドレインを接続点■に接
続した第１のデイブレジョンＰｃｈＭＯ８ＦＥＴＱ７１
を用い、第４のデイプレッションＮｃ ｈＭＯ８ＰＥＴ
ＱＺの代りにソースを接続点■にゲートを接地電位にド
レインを接続点■に接続した第２のデイプレッションＭ
Ｏ８ＦＥＴ（Ｉｌｌ［ｌを用いても上で述べた回路と同
様の効果を得ることが出来る。
により第１の実施例と同様な効果が得られる上、抵抗を
構成するレイアウト面積を１７３〜１／４に縮小するこ
とが出来る。次に、第３〜第６のインバータ回路α■〜
００を挿入し、第３．第５のインバータ回路の論理しき
い値を変化させることにより第１の実施例と同様の効果
が得られる上デイレイ時間を他の論理しきい値に影響を
与えず変化させることが出来る。そして、第１．第２の
ＮｃｈＭＯｓＦＥＴ（９）ＧＯ）のゲートをそれぞれ接
続点Ｏ２■に接続してやることにより、第１の実施例と
同様な効果が得られる上、■、■のクロックドライバー
の出力に寄生抵抗、寄生容量が付いて波形がなまっても
、一方の信号がロウレベルにならないとＮｃｈＭＯｓＦ
ＥＴがＯＦＦ’Ｌないため他方の信号はハイレベルにな
らないという特徴を有する。また、前記第３のデイプレ
ッションＮｃｈＭＯ８ＦＥＴ（１１）の代りにソースを
接続点■にゲートを接地電位にドレインを接続点■に接
続した第１のデイブレジョンＰｃｈＭＯ８ＦＥＴＱ７１
を用い、第４のデイプレッションＮｃ ｈＭＯ８ＰＥＴ
ＱＺの代りにソースを接続点■にゲートを接地電位にド
レインを接続点■に接続した第２のデイプレッションＭ
Ｏ８ＦＥＴ（Ｉｌｌ［ｌを用いても上で述べた回路と同
様の効果を得ることが出来る。
以上説明した様に本発明は、容量素子と並列にＮｃｈＭ
ＯｓＦＥＴを接続し容量素子の接地電位に接続されてい
ない方の端子の電位がハイレベルからロウレベルに変化
する際にＮｃｈＭＯｓＦＥＴを導通状態としてやること
により、クロックドライバーの動作が安定となり、ＲＣ
の時定数を大きくすることにより第１と第２の出力が共
にロウレベルの期間を長く出来るという効果を有する。
ＯｓＦＥＴを接続し容量素子の接地電位に接続されてい
ない方の端子の電位がハイレベルからロウレベルに変化
する際にＮｃｈＭＯｓＦＥＴを導通状態としてやること
により、クロックドライバーの動作が安定となり、ＲＣ
の時定数を大きくすることにより第１と第２の出力が共
にロウレベルの期間を長く出来るという効果を有する。
第１図は本発明の第１の実施例を示す回路図、第２図は
第１図に示した回路の各部における信号波形図、第３図
は本発明の第２の実施例を示す回路図、第４図は従来例
を示す回路図、第５図は第４図に示した回路の各部にお
ける信号波形図、第６図は従来の動作の問題点を説明す
る為の図である。 ｌ・・・・・・第１のＮＡＮＤ回路、２・・・・・・第
１のインバータ回路、３・・・・・・第２のＮＡＮＤ回
路、４・・・・・・第２のインバータ回路、５・・・・
・・第１の抵抗素子、６・・・・・・第２の抵抗素子、
７・・・・・・第１の容量素子、８・・・・・・第２の
容量素子、９・・・・・・第１のＮ Ｃｈ Ｍ ０８Ｆ
ＥＴＳ ｌＯ・・・・・・第２のＮｃｈＭＯｓＦＥＴ。 １１・・・・・・第３のＮｃｈＭＯｓＦＥＴ、１２・・
・・・・第４のＮｃｈＭＯｓＦＥＴ、１３・・−第３の
インバータ回路、１４・・・・・・第４のインバータ回
路、１５・・・・・・第５のインバータ回路、１６・・
・・・・第６のインバータ回路。 代理人 弁理士 内 原 晋 □を 第２図 ■ “−シ雪 妬５図 ４πｓ’ｅｃ Ｖｒｔｔ ： ＮＩＮＤ＠Ｊ礁ドｈしき（ＡイＪ〔第２
図
第１図に示した回路の各部における信号波形図、第３図
は本発明の第２の実施例を示す回路図、第４図は従来例
を示す回路図、第５図は第４図に示した回路の各部にお
ける信号波形図、第６図は従来の動作の問題点を説明す
る為の図である。 ｌ・・・・・・第１のＮＡＮＤ回路、２・・・・・・第
１のインバータ回路、３・・・・・・第２のＮＡＮＤ回
路、４・・・・・・第２のインバータ回路、５・・・・
・・第１の抵抗素子、６・・・・・・第２の抵抗素子、
７・・・・・・第１の容量素子、８・・・・・・第２の
容量素子、９・・・・・・第１のＮ Ｃｈ Ｍ ０８Ｆ
ＥＴＳ ｌＯ・・・・・・第２のＮｃｈＭＯｓＦＥＴ。 １１・・・・・・第３のＮｃｈＭＯｓＦＥＴ、１２・・
・・・・第４のＮｃｈＭＯｓＦＥＴ、１３・・−第３の
インバータ回路、１４・・・・・・第４のインバータ回
路、１５・・・・・・第５のインバータ回路、１６・・
・・・・第６のインバータ回路。 代理人 弁理士 内 原 晋 □を 第２図 ■ “−シ雪 妬５図 ４πｓ’ｅｃ Ｖｒｔｔ ： ＮＩＮＤ＠Ｊ礁ドｈしき（ＡイＪ〔第２
図
Claims (4)
- （１）第１の入力を第１の入力端子に、第２の入力を第
１の接続点に、出力を第２の接続点に接続した第１のゲ
ート回路と、入力を前記第２の接続点に出力を第１の出
力端子に接続した第１の反転回路と、第１の入力を第３
の接続点に第２の入力を第２の入力端子に出力を第４の
接続点に接続した第２のゲート回路と、入力を前記第４
の接続点に出力を第２の出力端子に接続した第２の反転
回路と、ソースを第１の電位にゲートを前記第２の出力
端子にドレインを前記第１の接続点に接続した第１のＭ
ＯＳＦＥＴと、ソースを前記第１の電位にゲートを前記
第１の出力端子にドレインを前記第３の接続点に接続し
た第２のＭＯＳＦＥＴと、前記第２の接続点と前記第３
の接続点の間に接続した第１の抵抗素子と、前記第１の
接続点と前記第４の接続点の間に接続した第２の抵抗素
子と、前記第１の接続点と前記第１の電位の間に接続し
た第１の容量素子と、前記第３の接続点と前記第１の電
位の間に接続した第２の容量素子を含んで構成されるこ
とを特徴とするクロックドライバー回路。 - （２）前記第１の抵抗素子の代りにソースを前記第２の
接続点にゲートを第２の電圧にドレインを前記第３の接
続点に接続した第３のＭＯＳＦＥＴと、前記第２の抵抗
素子の代りにソースを前記第１の接続点にゲートを前記
第２の電圧にドレインを前記第４の接続点に接続した第
４のＭＯＳＦＥＴを用いることを特徴とする請求項１に
記載のクロックドライバー回路。 - （３）前記第１の抵抗素子の代りにソースを前記第２の
接続点にゲートを前記第１の電位にドレインを前記第３
の接続点に接続した第１のＭＯＳＦＥＴと、前記第２の
抵抗素子の代りにソースを前記第１の接続点にゲートを
前記第１の電位にドレインを前記第４の接続点に接続し
た第２のＭＯＳＦＥＴを用いることを特徴とする請求項
１に記載のクロックドライバー回路。 - （４）前記第１のゲート回路の前記第２の入力と前記第
１の接続点との間に第３の反転回路と第４の反転回路を
直列に挿入し、前記第２のゲート回路の前記第１の入力
と前記第３の接続点との間に第５の反転回路と第６の反
転回路を直列に挿入されていることを特徴とする請求項
１又は請求項２又は請求項３に記載のクロックドライバ
ー回路。
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