JP2728430B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2728430B2 JP2728430B2 JP11462788A JP11462788A JP2728430B2 JP 2728430 B2 JP2728430 B2 JP 2728430B2 JP 11462788 A JP11462788 A JP 11462788A JP 11462788 A JP11462788 A JP 11462788A JP 2728430 B2 JP2728430 B2 JP 2728430B2
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- Japan
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- circuit
- signal
- output
- semiconductor integrated
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路に係り、特にクロツク信号
により複数個の回路を同期化した回路群を有する半導体
集積回路の雑音電圧の低減に好適な半導体集積回路に関
する。
により複数個の回路を同期化した回路群を有する半導体
集積回路の雑音電圧の低減に好適な半導体集積回路に関
する。
従来の半導体集積回路の出力形式の例を第２図のオア
（OR）ゲートで説明する。トランジスタQ20とQ21，抵抗
R20および電流源I20で構成された電流切替回路の出力
は、エミッタホロアQ22を経て次段回路へ伝達される。
抵抗R21は終端抵抗であり一般に伝送線のインピーダン
スを考慮し50Ωが使用されている。このためエミツタホ
ロアQ22を流れる電流IQ22は、第３図ａに示す様に出力
が高電位時約22mAで、低電位時約6mAとなる。この様に
約16mAの電流変化が高速（1ns以下）に行なわれた時、
トランジスタQ22のコレクタの接続点N20の電圧Vcc1に、
第３図ｂに示す様な出力電流の供給源のインダクタンス
により誘過された雑音電圧が発生する。この時のインダ
クタンスは、例えば、接続点N20がボンデイングワイヤ
を介して外部のグランド端子に接続されている時にはボ
ンデイングワイヤのインダクタンスが主である。更に接
続点N20がチツプ内部で配線されている場合は、この配
線のインダクタンスが主となる。
（OR）ゲートで説明する。トランジスタQ20とQ21，抵抗
R20および電流源I20で構成された電流切替回路の出力
は、エミッタホロアQ22を経て次段回路へ伝達される。
抵抗R21は終端抵抗であり一般に伝送線のインピーダン
スを考慮し50Ωが使用されている。このためエミツタホ
ロアQ22を流れる電流IQ22は、第３図ａに示す様に出力
が高電位時約22mAで、低電位時約6mAとなる。この様に
約16mAの電流変化が高速（1ns以下）に行なわれた時、
トランジスタQ22のコレクタの接続点N20の電圧Vcc1に、
第３図ｂに示す様な出力電流の供給源のインダクタンス
により誘過された雑音電圧が発生する。この時のインダ
クタンスは、例えば、接続点N20がボンデイングワイヤ
を介して外部のグランド端子に接続されている時にはボ
ンデイングワイヤのインダクタンスが主である。更に接
続点N20がチツプ内部で配線されている場合は、この配
線のインダクタンスが主となる。
この雑音電圧は、回路を高速化すなわち、出力電圧の
立ち上り時間／立ち下り時間を高速化すればする程大き
くなるため、高速化を阻害する要因となつている。
立ち上り時間／立ち下り時間を高速化すればする程大き
くなるため、高速化を阻害する要因となつている。
更にクロツク信号による同期化が進んだ場合、同一タ
イミングに多数の出力信号が切り換るため、上述の雑音
電圧は重畳されて増大する。このため実使用状態に於い
ては、同一タイミングに切り換る出力信号本数に制限を
加える等の雑音対策が必要となつている。
イミングに多数の出力信号が切り換るため、上述の雑音
電圧は重畳されて増大する。このため実使用状態に於い
ては、同一タイミングに切り換る出力信号本数に制限を
加える等の雑音対策が必要となつている。
上記従来技術は、特にクロツク信号により複数個の回
路を同期化した場合の出力信号の切り換え時に生ずる雑
音電圧に対する配慮がなされておらず、この雑音電圧に
より回路が誤動作する問題があつた。
路を同期化した場合の出力信号の切り換え時に生ずる雑
音電圧に対する配慮がなされておらず、この雑音電圧に
より回路が誤動作する問題があつた。
本発明の目的は、特にクロツク信号により同期化した
回路群を有する半導体集積回路の、出力信号の変化時に
発生する雑音電圧を低減し、回路動作の安定化を図るこ
とにある。
回路群を有する半導体集積回路の、出力信号の変化時に
発生する雑音電圧を低減し、回路動作の安定化を図るこ
とにある。
上記目的は、複数個の回路が同一タイミングで出力信
号を発生する回路群において、出力信号を相補的に取り
出す回路構成とし、出力信号変化に伴う出力電流の変化
によつて誘起する雑音電圧を低減することにより達成さ
れる。
号を発生する回路群において、出力信号を相補的に取り
出す回路構成とし、出力信号変化に伴う出力電流の変化
によつて誘起する雑音電圧を低減することにより達成さ
れる。
次段へ伝達すべき出力信号が、相補的出力信号でない
場合でも、常に出力信号を相補的に取り出すことによ
り、出力電流の供給源における出力電流は、過渡時も含
めて直流的に一定となる。それによつて出力電流の供給
源の配線等のインダクタンスによつて誘起する雑音電圧
は低減される。更に回路を高速化し出力信号の立ち上り
時間／立ち下り時間を高速化した場合でも雑音電圧は小
さくて済むので雑音電圧による誤動作を避けることがで
きる。
場合でも、常に出力信号を相補的に取り出すことによ
り、出力電流の供給源における出力電流は、過渡時も含
めて直流的に一定となる。それによつて出力電流の供給
源の配線等のインダクタンスによつて誘起する雑音電圧
は低減される。更に回路を高速化し出力信号の立ち上り
時間／立ち下り時間を高速化した場合でも雑音電圧は小
さくて済むので雑音電圧による誤動作を避けることがで
きる。
以下本発明の一実施例を第１図により説明する。
トランジスタQ10〜Q17，電流源I10〜I12および抵抗R
10〜R13で構成されたシリーズゲート形，ラツチ回路LC
がｎ個あり、同一のクロツク信号CLKで駆動されてい
る。このラツチ回路LC1〜LCnは、クロツク信号CLKが低
電位時、入力信号VIN-1〜VIN-nにより出力信号VO-1〜V
O-nが決まる状態、すなわち、ラツチスルー状態とな
る。一方、クロツク信号CLKが低電位から高電位に変る
と、以後入力信号が切り換つても出力信号は変化しない
ラツチ状態となる。この状態は次にクロツク信号CLKが
低電位になるまで保持される。すなわちこのラツチ回路
群においては、クロツク信号の立つ下り時に全てのラツ
チ回路が動作し、同一タイミングに出力信号VO-1〜VO-n
が変化する。
10〜R13で構成されたシリーズゲート形，ラツチ回路LC
がｎ個あり、同一のクロツク信号CLKで駆動されてい
る。このラツチ回路LC1〜LCnは、クロツク信号CLKが低
電位時、入力信号VIN-1〜VIN-nにより出力信号VO-1〜V
O-nが決まる状態、すなわち、ラツチスルー状態とな
る。一方、クロツク信号CLKが低電位から高電位に変る
と、以後入力信号が切り換つても出力信号は変化しない
ラツチ状態となる。この状態は次にクロツク信号CLKが
低電位になるまで保持される。すなわちこのラツチ回路
群においては、クロツク信号の立つ下り時に全てのラツ
チ回路が動作し、同一タイミングに出力信号VO-1〜VO-n
が変化する。
以下出力信号VO-1が高電位から低電位に変化する場合
について出力電流の変化を説明する。この時のエミツタ
ホロアQ19を流れる出力電流は、終端抵抗R15が50Ω時、
22mAから6mAに変化する。この時相補的出力を得るため
に設けたエミツタホロアQ18を流れる出力電流は、終端
抵抗R14が50Ω時、6mAから22mAへと変化する。すなわ
ち、両エミツタホロアQ18とQ19の共通コレクタ配線を流
れる出力電流の合計値は常に28mAと一定となり、配線の
インダクタンスにより誘起する雑音電圧は小さくでき
る。同様に出力信号VO-nの切り換り時にも、相補的出力
用エミツタホロアQ18′と終端抵抗R14′により、出力信
号VO-nの出力電流の変化を相い補う事ができる。
について出力電流の変化を説明する。この時のエミツタ
ホロアQ19を流れる出力電流は、終端抵抗R15が50Ω時、
22mAから6mAに変化する。この時相補的出力を得るため
に設けたエミツタホロアQ18を流れる出力電流は、終端
抵抗R14が50Ω時、6mAから22mAへと変化する。すなわ
ち、両エミツタホロアQ18とQ19の共通コレクタ配線を流
れる出力電流の合計値は常に28mAと一定となり、配線の
インダクタンスにより誘起する雑音電圧は小さくでき
る。同様に出力信号VO-nの切り換り時にも、相補的出力
用エミツタホロアQ18′と終端抵抗R14′により、出力信
号VO-nの出力電流の変化を相い補う事ができる。
以上は、相補的出力用の終端抵抗を、出力信号用の終
端抵抗と同一値とし、互い出力電流変化を同一値とした
場合について説明したが、出力電流の供給源のインダク
タンスが小さい時、更に同一タイミングで動作する回路
数が少ない時には、消費電力増大を小さくするために、
相補的出力用の終端抵抗を大きくし、出力電流を小さく
することも可能である。
端抵抗と同一値とし、互い出力電流変化を同一値とした
場合について説明したが、出力電流の供給源のインダク
タンスが小さい時、更に同一タイミングで動作する回路
数が少ない時には、消費電力増大を小さくするために、
相補的出力用の終端抵抗を大きくし、出力電流を小さく
することも可能である。
尚第２図でクロツク信号CLKを受けるバツフア回路CLK
Bは、入力信号用の参照電圧VBB1より低い参照電圧VBB2
に適合した信号を発生するためのレベル変換回路として
動作する。
Bは、入力信号用の参照電圧VBB1より低い参照電圧VBB2
に適合した信号を発生するためのレベル変換回路として
動作する。
以上本実施例では、ラツチ回路としてシリーズゲート
形ラツチ回路について説明したが、他のラツチ回路につ
いても同様の効果が得られる。
形ラツチ回路について説明したが、他のラツチ回路につ
いても同様の効果が得られる。
更に同期化信号としてクロツク信号を例に説明した
が、セツト信号又はリセツト信号を複数個の回路に共通
して用いる回路群に対しても同様の効果がある。
が、セツト信号又はリセツト信号を複数個の回路に共通
して用いる回路群に対しても同様の効果がある。
以上は、ラツチ回路への適用例について説明したが、
通常のバルフア回路においても、低雑音化に有効であ
る。
通常のバルフア回路においても、低雑音化に有効であ
る。
本発明によれば、出力信号変化時の雑音電圧を低減で
きるので、信号振幅の大きなデイジタル回路と、小さな
信号振幅を扱うアナログ回路とが共存するアナログ／デ
イジタル混在LSIの回路動作安定化の効果がある。更に
メモリ回路／論理回路混在LSIの回路動作安定化にも効
果がある。
きるので、信号振幅の大きなデイジタル回路と、小さな
信号振幅を扱うアナログ回路とが共存するアナログ／デ
イジタル混在LSIの回路動作安定化の効果がある。更に
メモリ回路／論理回路混在LSIの回路動作安定化にも効
果がある。
特にメモリ回路と、同回路からの読み出し信号と外部
からのデータ信号を比較し一致するか否かを判定する論
理回路とが混在するLSIに適用すれば、更に高速で動作
の安定なLSIを実現できる。尚このようなメモリ回路／
論理回路混在LSIの一例については、アイ・イー・イー
・イー・ジヤーナル オブ ソリツド−ステイト サー
キツト SC−14,No.5（′79年）第844頁から第849頁（I
E3 Journal of Solid−State Circuits.Vol.SC−14,N
o.5,（′79）PP844−849）において論じられている。
からのデータ信号を比較し一致するか否かを判定する論
理回路とが混在するLSIに適用すれば、更に高速で動作
の安定なLSIを実現できる。尚このようなメモリ回路／
論理回路混在LSIの一例については、アイ・イー・イー
・イー・ジヤーナル オブ ソリツド−ステイト サー
キツト SC−14,No.5（′79年）第844頁から第849頁（I
E3 Journal of Solid−State Circuits.Vol.SC−14,N
o.5,（′79）PP844−849）において論じられている。
第１図は、本発明の一実施例のラツチ回路をシリーズゲ
ート回路で構成した回路図、第２図は、従来例としての
ORゲート回路図、第３図は、第２の回路の動作波形図で
ある。 Q18…相補的出力用エミツタホロア、R14…相補的出力用
終端抵抗、Q19…出力信号用エミツタホロア、R15…出力
信号用終端抵抗、VT…終端用電源電圧。
ート回路で構成した回路図、第２図は、従来例としての
ORゲート回路図、第３図は、第２の回路の動作波形図で
ある。 Q18…相補的出力用エミツタホロア、R14…相補的出力用
終端抵抗、Q19…出力信号用エミツタホロア、R15…出力
信号用終端抵抗、VT…終端用電源電圧。
Claims (4)
- 【請求項１】クロックを発生する信号源と、 上記信号源から発生した信号に同期して駆動されるラッ
チ回路と、 上記ラッチ回路から出力された信号を出力する出力端子
を有する出力回路とからなる半導体集積回路であって、 上記出力回路は、２つのトランジスタを有し、 上記２つのトランジスタは、制御電極と該制御電極とは
異なる２つの電極からなり、かつ上記２つの電極の一方
は共通の電源電圧に接続され、 上記２つのトランジスタの制御電極には、上記ラッチ回
路の出力信号と該出力信号に対して相補的な信号が供給
されるような構成からなることを特徴とする半導体集積
回路。 - 【請求項２】上記ラッチ回路は、入力信号と基準電圧を
比較する第１の回路と、 上記第１の回路から出力される信号を保持する第２の回
路と、 上記第１および第２の回路の動作を制御する第３の回路
とから構成されることを特徴とする特許請求の範囲第１
項に記載の半導体集積回路。 - 【請求項３】入力される信号に対する出力信号を発生す
る回路と、 上記回路から出力された信号を出力する出力端子を有す
る出力回路とからなる半導体集積回路であって、 上記出力回路は、２つのトランジスタを有し、 上記２つのトランジスタは、制御電極と該制御電極とは
異なる２つの電極からなり、かつ上記２つの電極の一方
は共通の電源電圧に接続され、 上記２つの電極の他方は、第１および第２の抵抗により
それぞれ終端され、上記第１の抵抗は、上記出力端子を
介して上記トランジスタの他方の電極と固定電位点に接
続され、 上記第２の抵抗は、上記トランジスタの他方の電極と固
定電位点に接続され、 上記２つのトランジスタの制御電極は、上記回路の出力
信号と該出力信号に対して相補的な信号が供給されるよ
うな構成からなることを特徴とする半導体集積回路。 - 【請求項４】上記第１および第２の抵抗は、その値が同
じであり、かつ同じ電位である固定電位点で接続された
ことを特徴とする特許請求の範囲第３項に記載の半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11462788A JP2728430B2 (ja) | 1988-05-13 | 1988-05-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11462788A JP2728430B2 (ja) | 1988-05-13 | 1988-05-13 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01286518A JPH01286518A (ja) | 1989-11-17 |
| JP2728430B2 true JP2728430B2 (ja) | 1998-03-18 |
Family
ID=14642582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11462788A Expired - Lifetime JP2728430B2 (ja) | 1988-05-13 | 1988-05-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2728430B2 (ja) |
-
1988
- 1988-05-13 JP JP11462788A patent/JP2728430B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01286518A (ja) | 1989-11-17 |
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