KR940000224B1

KR940000224B1 - 안정된 파워 온 리세트 회로

Info

Publication number: KR940000224B1
Application number: KR1019900022444A
Authority: KR
Inventors: 박종훈
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1990-12-29
Filing date: 1990-12-29
Publication date: 1994-01-12
Also published as: KR920013915A

Abstract

내용 없음.

Description

안정된 파워 온 리세트 회로

제1도는 종래의 파워 온 리세트 회로도.

제2도는 (a) 내지 (c)는 제1도에 따른 동작 타이밍도.

제3도는 본 발명에 따른 안정된 파워 온 리세트 회로도.

제4도 (a) 내지 (h)는 제3도에 따른 각부 동작 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

1 : 슈미트 트리거회로 I₁,I₂,I₁₁,I₁₃: 인버터

11 : 파형정형화부 12 : 출력 플립플롭(F/F₁)

13 : 발진부 13-1 : 짝수 인버터배열

14 : 글리치 발생부 14-1 : 홀수 인버터배열

15 : 분주회로 F/F₂, F/F₃: 플립플롭

본 발명은 동작전압, 제조공정의 변동 및 온도변화등에 대한 안정된 파워 온 리세트 회로에 관한 것으로, 특히 리세트 시간의 안정된 확보 및 최적설계로 최단시간에 전체 회로 동작을 정상화시키기 위한 안정된 파워 온 리세트 회로에 관한 것이다.

기본적인 파워 온 리세트(Power On Reset) 회로는 제1도에 도시된 바와같이 전원전압(V_DD)단자와 접지사이에 저항(R) 및 콘덴서(C)를 직렬 접속하고, 그 저항(R) 및 콘덴서(C)의 접속점을 칩 내부의 슈미트 트리거 회로(1)의 입력단자에 접속하며, 그 슈미트 트리거회로(1)의 출력단자를 인버터(I₁),(I₂)를 통해서 출력단자(Vout)에 연결하여 구성되었다.

이와 같이 구성된 기본적인 파워 온 리세트 회로의 작용 및 문제점을 제1도에 따른 동작설명 파형도인 제2도의 (a) 내지 (c)를 참조하여 설명하면 다음과 같다.

전원전압(V_DD)이 공급되면, 저항(R)을 통한 후 콘덴서(C)에 충전되면서 점차 상승된다. 즉 제2도의 (a)와 같이 전원전압(V_DD)을 t₁시점에서 공급하면, 제2도의 (b)와같이 콘덴서(C)에 점차 충전되면서 증가되며 전원전압(V_DD)레벨까지 증가되는데, 이때 그 콘덴서(C)의 충전전압이 슈미트 트리거회로(1)의 문턱전압(V₁) 레벨이상이 되면 그 슈미트 트리거회로(1)에서 제2도의 (c)와 같이 t₂시점에서 고전위 신호가 출력되고, 이 고전위 신호는 인버터(I₁),(I₂)를 통해 정형화되어 출력단자(Vout)에 출력된다. 이때 저항(R) 및 콘덴서(C)에 따른 시정수에 의해 t₁에서 t₂시점까지 출력단자(Vout)의 출력신호가 저전위 레벨을 유지한다. 따라서, 파워 온 이후 저항(R) 및 콘덴서(C)에 따른 시정수 시간(t₁에서 t₂사이)동안 출력단자(Vout)의 신호가 저전위 레벨로 유지되어 파워 온시 리세트 신호로 출력하게 된다.

그러므로, 칩 외부에 설계하는 저항(R)과 콘덴서(C)값의 오차 및 실장에 다른 온도, 동작전압의 변화등에 따라 리세트 시간이 변동될 수 있어 시스템의 정확한 리세트 제어를 수행시키지 못하는 경우가 발생될 수 있고, 이에 따라 수시로 응용분야 마다 저항 및 콘덴서의 시정수를 계산, 보정해야 하는 문제점이 있었다.

본 발명은 이와 같은 종래의 문제점을 감안하여, 기존의 파워 온 리세트 신호를 인가받아 칩내부에서 소정시간 동안 안정된 리세트 신호를 출력하도록 하는 파워 온 리세트 회로를 창안한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

제3도는 본 발명에 따른 안정된 파워 온 리세트 회로도로서, 이에 도시한 바와같이 전원전압(V_DD)을 저항(R) 및 콘덴서(C)를 통해 적분되는 저역통과 필터링 후 슈미트 트리거회로(1) 및 인버터(I₁),(I₂)로 구성된 칩내부의 파형정형화부(11)에서 파형정형화하여 파워 온 리세트 신호출력을 하도록 구성된 파워 온 리세트 회로에 있어서, 상기 파형정형화부(11)의 출력신호(Vo)를 클리어 신호(CD₁)로 인가받고 파워 온 리세트의 출력신호(Vout)를 출력하는 출력 플립플롭(12)과, 상기 파형정형화부(11)의 출력신호(Vo)를 인버터(I₁₁)를 통해서 인가받아 직접 노아게이트(NOR₂)의 일측입력으로 인가함과 아울러 홀수개의 인버터 배열(14-1)을 통해 타측 입력으로 인가하여 그 노아게이트(NOR₂)의 출력신호를 인버터(I₁₂)를 통해 출력하도록 하는 글리치 발생부(14-1)와, 상기 파워 온 리세트의 출력신호(Vout) 및 상기 인버터(I₁₁)의 출력신호를 입력받아 노아게이트(NOR₁)의 출력신호를 짝수개의 인버터 배열(13-1)을 통해 출력함과 아울러 그 노아게이트(NOR₁)의 입력으로 피드백 시키는 발진부(13)와, 그 발진부(13)의 출력신호를 클럭신호로 인가받아 상기 클리치 발생부(14)의 출력신호를 세트신호()를 인가받는 플립플롭(F/F₂), 상기 글리치 발생부(14)의 출력신호를 클리어 신호()로 인가받고 상기 플립플롭(F/F₂)의 출력신호를 클럭신호로 인가받는 플립플롭(F/F₃)의 출력신호(Q₃)를 상기 출력 플립플롭(12)의 클럭신호로 인가시키는 분주회로부(15)로 구상하였다.

이와같이 구성한 본 발명의 작용 및 효과를 제3도의 각부 타이밍도인 제4도의 (a) 내지 (h)를 참조하여 상세히 설명하면 다음과 같다.

제4도의 (a)와같이 시점 t₁에서 전원전압(V_DD)이 공급되면, 저항(R) 및 콘덴서(C)에 의해 적분되며 저역필터링되어 제4도(b)와 같이 파워 온시 시정수에 따른 기울기로 증가되는 파형의 신호가 출력된다. 이때 콘덴서(C)의 충전전압이 파형정형화부(11)의 슈미트 트리거회로(1)의 문턱전압(V₁) 레벨 이상이 되면, 그 슈미트 트리거회로(1)에서 고전위 신호가 출력되고, 인버터(I₁),(I₂)를 통하여 레벨보정되어 제4도의 (c)와같이 파형정형화된 구형화 펄스를 초기 파워 온 리세트 펄스로 출력하게 된다.

기존에는 이와 같은 파형정형화부(11)의 출력신호(Vo)를 파워 온 리세트 신호로 이용하였는데, 본 발명에서는 이 파형정형화부(11)의 출력신호(Vo)가 외부저항(R) 및 콘덴서(C)에 따른 지연시간이 변동되어 불안정한 것을 감안하여 충분히 안정된 파워 온 리세트 신호를 발생시키도록 한다.

제4도의 (c)와 같은 파형정형화부(11)의 출력신호(Vo)는 초기 t₁에서 t₂까지 시점에서는 외부저항(R) 및 콘덴서(C)에 의한 시정수 시간으로 저전위 신호로 인가되는데, 이 저전위신호에 의해 출력 플립플롭(F/F₁)(12)은 클리어 되어 그의 출력단자(Q₁)에서 저전위의 파워 온 리세트의 출력신호(Vout)가 출력된다.

또한, 상기 파형정형화부(11)의 출력신호(Vo)는 인버터(I₁₁)를 통해서 제4도(d)와 같이 반전되어 출력되고, 이에따라 그 인버터(I₁₁)의 출력신호는 t₂'시점 이후에 저전위가 되므로 t₁에서 t₂'까지는 고전위신호로써 글리치 발생부(14)에 인가된다. 이 글리치 발생부(14)는 인버터(I₁₁)의 출력신호를 노아게이트(NOR₂)의 일측입력으로 인가받으므로, t₂'시점까지는 일측이 고전위 입력이어서 인버터배열(14-1)을 통해 입력되는 타측입력에 무관하게 저전위 신호가 출력되고, 이 저전위 신호는 인버터(I₁₂)를 통해 반전되어 고전위신호로 출력되며, t₂' 시점이후에는 인버터(I₁₁)의 출력신호가 제4도(d)의 파형에서 보는 바와같이 저전위 신호로 출력되어 노아게이트(NOR₂)의 일측에 입력되고, 이때 홀수개의 인버터 배열(14-1)을 통해 초기의 t₁에서 t₂'시점까지의 인버터(I₁₁)를 통한 고전위 신호가 저전위 신호로 반전되어 노아게이트(NOR₁)의 타측입력에 인가되고 있으므로 그 노아게이트(NOR₁)는 t₂' 시점이후에 고전위 출력이 되고, 이 고전위 출력이 인버터(I₁₂)를 통해 다시 저전위신호로 반전되어 제4도(e)와같이 글리치 파형의 출력을 하게 된다.

이후, 상기 인버터(I₁₁)에서 출력되는 저전위 신호가 홀수개의 인버터 배열(14-1)에서 고전위 신호로 반전되어 노아게이트(NOR₂)의 타측입력에 입력될때(t₃), 그 노아게이트(NOR₂)에서 저전위신호가 출력되고, 이 저전위 신호는 인버터(I₁₂)를 통해 고전위 신호로 반전되어 출력된다.

즉, 제4도의 (e)에서 알수 있는 바와같이 글리치 발생부(14)에서 저전위 신호가 출력되는 구간(tCL)은 홀수개의 인버터 배열(14-1)에 의해 지연되는 지연시간이되고, 그 홀수개의 인버터 배열(14-1)의 게이트수를 조정하여 그 구간(tCL)을 설정할수 있게된다.

한편, 발진부(13)는 상기 인버터(I₁₁)의 출력이 저전위가 되는 시점(t₂')에서 노아게이트(NOR₁)에서 고전위신호가 출력되기 시작하고, 이 고전위신호는 짝수개의 인버터 배열(13-1)을 통해서 그 노어게이트(NOR₁)의 입력으로 피드백되어 제4도의 (f)와 같은 발진출력을 하게되며, 이 발진출력은 분주회로(15)의 플립플롭(F/F₂)에 클럭신호로 인가된다. 그런데 이 플립플롭(F/F₂)은 상기 글리치 발생부(14)의 출력신호[제4도의 (e)]에 의해 세트신호(SD₂)를 인가받으므로 그 플립플롭(F/F₂)은 세트상태로 되어 그의 출력단자(Q₂)()에 고전위 및 저전위 신호가 각기 출력되고, 플립플롭(F/F₃)은 글리치 발생부(14)의 출력신호에 의해 클리어신호()를 인가받으므로 그 플립플롭(F/F₃)은 클리어 상태로 되어 그의 출력단자(Q₃),()에 저전위 및 고전위 신호가 각기 출력되고, 상기 플립플롭(F/F₂)의 출력단자(W₂)에 출력되는 저전위 신호는 그의 입력단자(D₂)에 인가되고, 플립플롭(F/F₃)의 출력단자(Q₃)에 출력되는 고전위 신호는 그의 입력단자(D₃)에 인가된다.

따라서, 상기 플립플롭(F/F₂)이 세트상태에서 해제된후 상기 발진부(13)의 출력신호가 고전위로 되는 첫번째 상승에지에서 그 플립플롭(F/F₁₂)이 클럭동작되어 그의 출력단자(Q₂)()에 저전위 및 고전위 신호가 각기 출력되고, 그 출력단자()에 출력되는 고전위 신호는 그 플립플롭(F/F₂)의 입력단자(D₂)에 인가되며, 이후 발진부(13)의 출력신호가 다시 상승에지로 될때 그 플립플롭(F/F₂)이 클럭동작되어 그의 출력단자(Q₂),()에 고전위 및 저전위 신호가 각기 출력된다.

이와같이 플립플롭(F/F₂)의 출력단자(Q₂)에 고전위 신호가 출력되는 상승에지에서 플립플롭(F/F₃)이 클럭동작되어 그의 출력단자(Q₃),()에 고전위 및 저전위 신호가 각기 출력된다. 즉, 분주회로(15)의 플립플롭(F/F₃)의 출력단자(Q₃)에 출력되는 신호는 제4도의 (g)와 같이 글리치 발생부(14)에서 저전위신호가 출력되는 시점(t₂')에서 부터 저전위신호가 출력되다가 상기와 같이 플립플롭(F/F₃)이 클럭동작되는 시점(t₄)에서 고전위신호가 출력된다.

이와같이 분주회로(15)에서 고전위신호가 출력되는 상승에지에서 출력플립플롭(12)이 클럭동작되어 그의 출력단자(Q₁)에 고전위신호가 출력되고, 이에따라 파워 온 리세트의 출력신호(Vout)가 고전위로 되므로 리세트 해제된다.

한편 상기 플립플롭(12)의 출력단자(Q₁)에 출력되는 고전위신호에 의해 발진부(13)의 노아게이트(NOR₁)에서 타측입력에 상관없이 계속 저전위신호를 출력하게 되므로 그 발진부(13)는 발진을 멈추게 된다.

따라서, 파워 온시 리세트의 출력신호(Vout)가 저전위로 출력되는 시간은 칩 외부의 시정수에 의해 t₂시점까지 리세트 출력이 발생되는데, 이를 홀수개의 인버터 배열(14-1)을 통해서 t₃시점까지 지연시킨 후 분주회로(15)를 동작시키면서 발진부(13)의 짝수개의 인버터 배열(13-1)을 통해 소정주기(tf)를 갖는 펄스를 발생시켜 이 주기(tf) 만큼 분주회로(15)에서 지연시켜 전원인가시점(t₁)에서 분주회로(15)의 출력이 발생되는 시점(t₄)까지 파워 온시 리세트의 출력신호(Vout)가 저전위로 된다.

이상에서 설명한 바와 같이 본 발명은 칩 외부에 작은 저항 및 콘덴서의 수를 설계하여 파워 온 리세트 신호를 발생시킨 후 이를 칩 내부에서 지연시켜 소정시간동안 안정된 리세트 출력이 되게 함으로써, 칩 외부의 저항 및 콘덴서의 시정수를 작게 설계할수 있어서 기판의 면적차지를 작게할 수 있고, 칩내부에 설계할 경우 쉽게할수 있으며, 그 외부 저항 및 콘덴서 시정수의 변화에 크게 관계없이 칩 내의 동일 공정상에서 얻을 수 있는 상대적 리세트 시간을 얻을 수 있게 되어 안정된 리세트 출력을 할 수 있는 효과가 있다.

Claims

외부 저항 및 콘덴서의 시정수를 통해 전원전압(V_DD)은 신호를 입력받아 파형정형화부(11)를 통해 구형파 신호로 리세트 신호출력을 하는 파워 온 리세트 회로에 있어서, 상기 파형정형화부(11)의 출력을 인버터(I₁₁)를 통해 인가받아 리세트신호가 소정시간 지연되는 글리치 출력을 발생하는 글리치발생부(14)와, 상기 인버터(I₁₁)의 출력신호 및 파워 온 리세트의 출력신호(Vout)를 인가받고 출력신호를 입력으로 피드백시키면서 소정주기의 발진 펄스를 발생하는 발진부(13)와, 상기 글리치 발생부(14)의 출력신호를 세트 및 리세트 신호로 인가받고 상기 발진부(13)의 발진출력을 1주기 지연시켜 출력하는 분주회로(15)와, 상기 파형정형화부(11)의 출력신호를 클리어신호()₁로 인가받고 상기 분주회로(15)의 출력신호를 클럭신호로 인가받아 상기 파워 온 리세트의 출력신호(Vout)를 출력하는 출력 플립플롭(12)으로 구성하여된 것을 특징으로 하는 안정된 파워 온 리세트 회로.