JPH0869345A - Ｃｐｕ応用回路 - Google Patents

Abstract

(57)【要約】 【目的】ノイズ等がリセット信号ラインにのることによ
り、周辺回路がリセットされることを解消し、安定した
動作を継続できるようにすること。 【構成】ＣＰＵ１およびＣＰＵ周辺回路３を含むＣＰＵ
応用システムであって、リセット信号を発生するリセッ
ト回路２からの当該リセット信号により、上記ＣＰＵ１
およびＣＰＵ周辺回路３のリセットを行うようにしたＣ
ＰＵ応用回路において、前記ＣＰＵ周辺回路のリセット
信号供給は、リセット回路２からのリセット信号が、少
なくともＣＰＵ１がリセット動作に移行するに必要な時
間に亙り継続して信号入力されると周辺回路用のリセッ
ト信号を発生し、これをＣＰＵ周辺回路３にリセット信
号として与えるリセット時間制御回路５を設けて行う構
成とした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＣＰＵを含む回路にかか
わり、特にそのリセット制御方式の改良を図ったＣＰＵ
応用回路に関するものである。

【０００２】

【従来の技術】ＣＰＵ（例えば、マイクロプロセッサ）
を含む制御回路の従来例を図５に示す。図５において、
１はシステムを制御するＣＰＵ、２は電源投入時または
ウォッチ・ドグ・タイマが動作したとき、ＣＰＵ並びに
その他の周辺制御回路にリセットを掛けるためのリセッ
ト信号を出力するリセット回路、３は周辺機器を制御し
たり、周辺機器との間でデータの授受に供したりするた
めの入出力ポート（Ｉ／Ｏポート）、４はＣＰＵを制御
するプログラムやデータが格納されているメモリであ
る。

【０００３】このような構成の従来装置は、システム電
源を投入すると、パワーオンリセット動作により、リセ
ット回路２からはリセット信号が出力される。図６にそ
のときのタイミングチャートを示す。

【０００４】この場合、図６の（ａ）に示すようにパワ
ーオンリセット動作により、リセット回路２からはＴ１
の期間、“Ｌ”なるリセット信号が出力される。すると
リセット回路２のリセット信号出力端子が自己のリセッ
ト端子に接続されているＣＰＵ１と入出力ポート３はそ
のリセット端子のレベルは“Ｌ”になる。

【０００５】通常、ＣＰＵの場合、リセット端子の信号
レベルが、ある期間“Ｌ”にならないと、リセット動作
されないようになっている。例えば、モトローラ社の３
２ビットマイクロプロセッサである型番“ＭＣ６８００
０”のＣＰＵの場合、１０クロックサイクルの間、継続
してリセット端子の信号レベルが“Ｌ”であるときに、
リセット動作される。ここで、ＣＰＵ１がリセット動作
に移行するために必要なリセット信号継続時間（リセッ
ト信号時間幅）を図６のタイミングチャートにおける
（ｂ）のように、ｔ1 とする。

【０００６】一方、入出力ポート３はフリップフロッ
プ、ゲートラッチ等で構成されており、短いリセット信
号でもリセットがかかることが多い。その状態を図６
（ｃ）にｔ2 で示した。ここで、Ｔ1 ，ｔ1 ，ｔ2 の関
係はつぎのようになっている。

【０００７】Ｔ1 ＞ｔ1 ＞ｔ2 …（１） 入出力ポート３にリセットがかかると、出力ポートが初
期化され、周辺機器を初期状態にする。例えば、周辺機
器にＬＥＤ（発光素子）ランプがあり、リセット状態で
はランプ消灯であって、現在の状態表示のためにそれが
点灯状態にあったとすると、それを消灯してしまう。

【０００８】一方、ＣＰＵ１はリセットがかかると、メ
モリ４からプログラムを読出し、最初からそれを実行し
てゆき、入出力ポート３その他の周辺制御回路の制御を
行う。

【０００９】この従来方式では、プログラム実行中に、
リセット回路２またはリセット回路２とＣＰＵ１、入出
力ポート３を接続している配線にパルスノイズが乗るこ
とがある。

【００１０】リセット回路２の出力ラインにＴ2 の幅の
パルスノイズが発生したときのタイミングチャートを図
７に示す。このとき、ノイズのパルス幅Ｔ2 は、一般に
あまり大きくないため、ＣＰＵ１のリセット時間ｔ1 よ
り短く、ＣＰＵ１はリセットされない。すなわち、図７
の（ａ）に示すように、パルスノイズは時間幅が短く、
従って、Ｔ2 ＜ｔ1 の関係にあるから、図７の（ｂ）に
示すように、ＣＰＵ１はリセット動作しない。

【００１１】従って、ＣＰＵ１はそのまま、プログラム
の続きを実行してゆく。ところが、入出力ポート３は短
い時間ｔ2 でリセットされてしまうため、ノイズのパル
ス幅Ｔ2 がＴ2 ＞ｔ2 の関係になると、図７の（ｃ）に
示すように、リセットが掛かってしまう。このため、入
出力ポート３に接続されている周辺制御回路は全て初期
化される。

【００１２】このとき、ＣＰＵ１はリセットされていな
いため、プログラムの続きを実行中であり、入出力ポー
ト３を初期化することもないため、周辺制御回路のみ、
初期化された状態となり、システム異常となる等の不具
合が発生する。また、この異常発生によってＣＰＵ１は
暴走するような異常にならない限り、ＣＰＵ１は異常を
検出できないため、正常状態に復帰することができな
い。

【００１３】

【発明が解決しようとする課題】ＣＰＵを利用した回路
では、制御信号やデータを外部と授受するために入出力
ポートを設けることが多い。一方、このような回路では
パワーオン時やＣＰＵの暴走時などに、リセットをかけ
て最初から正常にプログラムを実行するようにするが、
そのためにリセット回路を設けてこのリセット回路から
のリセット信号をＣＰＵと入出力ポートのリセット端子
に与えることができるようになっている。

【００１４】そして、ＣＰＵと入出力ポートのリセット
動作はいずれもリセット端子に所定時間継続してリセッ
ト信号を与えることで実施される。ところで、リセット
信号のラインは外来のノイズにより、リセット信号と同
じ“Ｌ”なるレベルのパルス性のノイズが乗ることが避
けられない。

【００１５】そのために、ＣＰＵではリセット動作を実
行するにあたって、リセット信号が継続して所定時間与
えられると初めてリセット動作に入るように設定してあ
り、これによって、パルス性のノイズによる誤動作を防
止できるようにしてある。

【００１６】しかしながら、上述の如く、上記従来の装
置では、リセット動作に移行するに必要なリセット信号
の継続時間は入出力ポート３の方がＣＰＵ１のそれより
短いため、リセットラインのノイズによって入出力ポー
ト３のみリセットされて誤動作などのシステム異常を発
生すると云う問題点があった。

【００１７】特にシステム異常状態では、ＣＰＵが暴走
しない限り、自動的にリセットは掛からないから、正常
状態に自動復帰させる手立てはなく、知らずにいると大
変なことになりかねない。

【００１８】そこで、この発明の目的とするところは、
パルス性ノイズ等がリセット信号ラインにのることによ
り、周辺回路がリセットされてしまうことを解消して、
安定した動作を続けることができるようにした信頼性の
高いＣＰＵ応用回路を提供することにある。

【００１９】

【課題を解決するための手段】上記目的を達成するた
め、本発明は次のように構成する。すなわち、ＣＰＵお
よびＣＰＵ周辺回路を含むＣＰＵ応用システムであっ
て、リセット信号を発生するリセット回路からの当該リ
セット信号により、上記ＣＰＵおよびＣＰＵ周辺回路の
リセットを行うようにしたＣＰＵ応用回路において、前
記ＣＰＵ周辺回路のリセット信号供給は、前記リセット
回路からのリセット信号が、少なくとも前記ＣＰＵがリ
セット動作に移行するに必要な時間に亙り継続して信号
入力されると周辺回路用のリセット信号を発生し、これ
を前記ＣＰＵ周辺回路にリセット信号として与えるリセ
ット時間制御回路を設けて行う構成とした。

【００２０】

【作用】本発明ではリセット回路からのリセット信号
が、ＣＰＵ（例えば、マイクロプロセッサ）がリセット
動作に移行するに必要な時間継続して信号の入力されて
いる場合に、周辺回路用のリセット信号を発生するリセ
ット時間制御回路を設けてあり、リセット回路からのリ
セット信号はこのリセット時間制御回路を介して入出力
ポート等のＣＰＵ周辺回路にに与えるようにしている。
そして、このリセット時間制御回路を介することによ
り、ＣＰＵ周辺に接続されている入出力ポート等の制御
回路に与えるリセット信号が、少なくともＣＰＵをリセ
ット動作させるに必要なリセット信号時間幅もしくはそ
れより長い時間幅Ｌにならないとリセットされないよう
になる。

【００２１】ＣＰＵ周辺に接続されている入出力ポート
等の周辺回路は、ＣＰＵをリセット動作させるに必要な
リセット信号時間幅より短い時間幅の信号でもリセット
動作してしまい、従って、パルス性ノイズがリセット信
号ラインにのることにより、ＣＰＵはリセットされない
が、ＣＰＵ周辺回路として接続されている入出力ポート
等がリセットされてＣＰＵの実行に支障を来したり、Ｃ
ＰＵを誤動作させ、システム異常を引き起こしたりする
危険があったが、上述のリセット時間制御回路を設けて
ＣＰＵがリセットされた段階でＣＰＵ周辺に接続されて
いる入出力ポート等のリセットが行われるようにしたこ
とにより、このような危険を防止できるようになり、Ｃ
ＰＵを用いたシステムにおいて、安定した動作を保証
し、信頼性の飛躍的向上を図ることができるようにした
ＣＰＵ応用システムのリセット制御回路を提供できる。

【００２２】

【実施例】以下、本発明の一実施例について、図面を参
照して説明する。本発明は、ＣＰＵ周辺回路のリセット
信号供給を、リセット回路からのリセット信号が、少な
くともＣＰＵがリセット動作に移行するに必要な時間に
亙り継続して信号入力されると周辺回路用のリセット信
号を発生し、これを前記ＣＰＵ周辺回路にリセット信号
として与えるリセット時間制御回路にて行う構成とし、
リセット回路からのリセット信号はこのリセット時間制
御回路を介して入出力ポート等のＣＰＵ周辺回路に与え
るようにして、このリセット時間制御回路を介すること
により、ＣＰＵ周辺に接続されている入出力ポート等の
ＣＰＵ周辺回路に与えるリセット信号が、少なくともＣ
ＰＵをリセット動作させるに必要なリセット信号時間幅
もしくはそれより長い時間幅Ｌにならないとリセットさ
れないようにしたもので、その詳細を以下、説明する。

【００２３】図１は本発明の一実施例を示すブロック図
である。図１において、１はＣＰＵ（例えば、マイクロ
プロセッサ）、２はリセット回路、３は入出力ポート
（Ｉ／Ｏポート）、４はメモリ、５はリセット時間制御
回路である。

【００２４】ＣＰＵ１は制御の中枢を司るもので、プロ
グラムを実行して所要の演算や処理を等の制御を実行す
るものである。ＣＰＵ１はリセット端子を有しており、
このリセット端子に継続して時間ｔ1 の期間に亙り、リ
セット信号を入力することにより、ＣＰＵ１はリセット
動作して初期化を実施し、プログラムを最初から実施し
直す機能を有する。

【００２５】リセット回路２は、リセット信号を発生す
る回路であり、本装置の電源投入時やウォッチ・ドグ・
タイマの動作時にＣＰＵ１並びに周辺回路３をリセット
すべく、リセット信号を発生する回路であって、その発
生するリセット信号の持続時間幅はＴ1 としてある。

【００２６】ここで、ＣＰＵ１がリセット動作に移行す
るために必要なリセット信号継続時間をｔ1 とすると、
上記リセット回路２のリセット信号継続時間幅Ｔ1 は Ｔ1 ＞ ｔ1 なる関係にあるものとする。

【００２７】なお、ウォッチ・ドグ・タイマは図示しな
いが、これはＣＰＵ１の動作を監視してＣＰＵ１が異常
となったときに警報信号を発生する監視回路であって、
タイマ回路で構成されており、例えば、ＣＰＵ１が正常
にプログラムを実行しているときには、ほぼ定期的にリ
セットを掛けられるようにしておき、所定時間リセット
が掛けられない時にタイムアップして警報信号を出力す
ると云った回路である。

【００２８】入出力ポート３は、ＣＰＵ１と外部の入出
力機器等（あるいは入出力回路等）との接続を行い、デ
ータの授受や制御信号の授受を行うためのものである。
入出力ポート３は複数用意でき、各入出力ポート３は特
定のポート番号を設定して、そのポート番号により特定
の入出力ポート３をアクセス可能としている。

【００２９】メモリ４は、ＣＰＵ１の実行するプログラ
ムが格納されており、また、ＣＰＵ１がプログラム実行
の際に必要なワーキングエリアとして利用されたり、デ
ータの一時格納領域等に使用される。

【００３０】リセット時間制御回路５は、リセット回路
２の出力するリセット信号をトリガ信号入力とし、この
トリガ信号が所定時間ｔ3 以上継続する時に周辺機器用
リセット信号（周辺回路用リセット信号）を出力して、
その出力側に接続されているリセット対象の回路（Ｉ／
Ｏポートなどの周辺機器用（周辺回路用）入出力回路
部）に周辺機器用リセット信号として与え、これらをリ
セット操作する時間制御回路である。但し、ｔ3 はＴ1
＞ｔ3 ≧ｔ1 なる関係に選定してある。

【００３１】つぎにこのような構成の本装置の作用を図
２のタイミングチャートを参照して説明する。電源を投
入すると、リセット回路２からリセット信号（トリガリ
セット信号）が時間Ｔ1 の間、出力される（出力レベル
は“Ｌ”）。また、何等かの要因でＣＰＵ１が暴走した
ときにも、所定時間経過後にウォッチ・ドグ・タイマが
作動することにより、リセット回路２からリセット信号
が時間Ｔ1 の間、出力され、ＣＰＵ１にはリセット信号
として、また、リセット時間制御回路５にはトリガ信号
としてそれぞれ入力される（図２の（ａ））。

【００３２】このとき、リセット回路２からのリセット
信号の時間幅Ｔ1 はＣＰＵ１のリセット移行に必要なリ
セット信号継続時間ｔ1 より十分に長いため、ＣＰＵ１
はリセット信号が与えられた時点から時間ｔ1 経過後に
リセットされる（図２の（ｃ））。

【００３３】一方、リセット時間制御回路５は、リセッ
ト回路２の出力するリセット信号をトリガ入力とし、こ
のトリガ入力が所定時間ｔ3 以上継続した段階で周辺機
器用リセット信号を発生する（図２の（ｂ））。そし
て、ｔ3 はｔ1 と等しいかそれよりやや長目であるか
ら、ＣＰＵ１がリセットされた段階で周辺機器用リセッ
ト信号が発生されてＩ／Ｏポート３に与えられ、当該Ｉ
／Ｏポート３はリセットされることになる（図２の
（ｄ））。

【００３４】具体的にはリセット信号が与えられた時点
から時間ｔ3 経過後の時点で周辺機器用リセット信号が
発生されてＩ／Ｏポート３に与えられ、当該Ｉ／Ｏポー
ト３はリセットされることになる。周辺機器用リセット
信号は、図２（ｂ）の例では時間幅ｔ4 であり、周辺機
器（周辺回路）例えば、Ｉ／Ｏポート３はＣＰＵ１より
リセット信号の時間幅が大幅に少なくてもリセット動作
するので、図ではｔ1＞ｔ4 の関係にしてある。

【００３５】以上は、正常なリセット信号が入力された
場合の例であった。つぎにノイズ混入の場合の動作を説
明する。リセット回路２またはリセット回路２とＣＰＵ
１その他を接続する配線にパルス状のノイズが飛び込ん
だ場合には、例えば、図２のタイミングチャートの
（ａ）に示すように、リセット回路出力がＴ2 の間、リ
セット信号と同じ信号レベルである“Ｌ”になってい
る。

【００３６】一般にノイズ性のパルスの場合、そのパル
ス幅Ｔ2 は短く、Ｔ2 ＜ｔ1 であって、Ｔ2 はリセット
が掛かる条件であるＴ2 ＞ｔ1 の関係を満たさない。そ
のために、ＣＰＵ１はリセットされず、プログラムの実
行を継続する。また、リセット時間制御回路５は上記ノ
イズ性のパルスをトリガ信号として受けるが、リセット
時間制御回路５が周辺機器用リセット信号を発生するに
至る条件は時間ｔ3 にわたり継続して信号が入力される
ことであり、トリガ信号の幅がｔ3 であることを要す
る。

【００３７】そして、ｔ3 ≧ｔ1 なる関係に設定してあ
ることから、ｔ3 より遥かに短い時間幅しかない上記ノ
イズ性のパルスを受けても、リセット時間制御回路５は
周辺機器用リセット信号を発生しない。そのため、ノイ
ズ性のパルスを受けてもＣＰＵ１はもとより、Ｉ／Ｏポ
ート３などの周辺機器入出力回路部のリセットは防止さ
れ、周辺機器側のみリセットされることによるＣＰＵ１
の誤動作やシステム異常発生等を未然に防ぐことができ
る。

【００３８】このように、リセット回路２が動作するこ
とにより、当該リセット回路２から発生されたリセット
信号（トリガ信号）であれば、必ずその継続時間は時間
Ｔ1は一定であることを利用し、この時間はノイズ性の
パルスの時間幅より十分長くしてパルス性のノイズと区
別できるようにすると共に、また、ＣＰＵ１よりリセッ
ト動作に早く移るＩ／Ｏポートなどの周辺回路用のリセ
ット信号はリセット時間制御回路５により発生させて与
えるようにし、このリセット時間制御回路５の動作要件
としてＣＰＵ１がリセット動作に移るに必要な継続時間
幅と等しいか、もしくはそれ以上の所定時間に亙り継続
してリセット信号を受けている時に動作して周辺回路用
のリセット信号を発生する構成とすることで、ノイズ性
パルスによるＩ／Ｏポートなどの周辺回路のリセットが
かからないようにした。

【００３９】従って、ＣＰＵ１がリセット動作して最初
からプログラムを実行開始する段階までにＩ／Ｏポート
３をリセットして待機状態にできるような時間関係にリ
セット時間制御回路５の動作のための信号の時間幅を設
定しておけば、Ｉ／Ｏポート３や周辺機器側だけリセッ
トされてＣＰＵ１の誤動作やシステム異常を招くと云っ
た危険を防止できる。

【００４０】つぎに時間ｔ3 に亙り、継続してリセット
信号が与えられた場合にのみ、周辺回路用リセット信号
を発生するようにしたリセット時間制御回路５の構成例
と動作を説明する。図３にリセット時間制御回路５の一
実施例を示す。

【００４１】リセット時間制御回路５は、図に示すよう
にインバータゲート６、３ビット２進カウンタ７、Ｊ‐
Ｋフリップフロップ８、Ｄフリップフロップ９、ＮＡＮ
Ｄゲート１０により構成されている。

【００４２】これらのうち、インバータゲート６は、リ
セット回路２からの入力を反転するためのものであり、
３ビット２進カウンタ７は、このインバータゲート６を
介して与えられる入力をクリア端子／ＣＬＲ（但し、／
は反転記号であることを示す）に印加されてクリア（リ
セット）され、クロック入力端子に入力されるクロック
信号ＣＬＫによりカウント動作する３ビットの２進カウ
ンタである。

【００４３】Ｊ‐Ｋフリップフロップ８は、そのＫ入力
端子が接地され、また、３ビット２進カウンタ７の最上
位桁である第３ビット目の出力端子ＱC の出力をＪ入力
端子に入力され、クロック入力端子に入力されるクロッ
ク信号ＣＬＫに同期して動作すると共に、インバータゲ
ート６を介して与えられる入力をクリア端子／ＣＬに印
加されてクリア（リセット）されるフリップフロップで
ある。

【００４４】Ｊ‐Ｋフリップフロップ８は、そのＫ入力
端子が接地されて論理レベル“Ｌ”に設定されている関
係で、Ｊ入力端子に“Ｈ”が入力されるとＱ出力端子の
出力が“Ｌ”から“Ｈ”となる構成である。

【００４５】また、Ｄフリップフロップ９は、Ｊ‐Ｋフ
リップフロップ８のＱ出力端子の出力をＤ入力端子に入
力され、クロック入力端子に入力されるクロック信号Ｃ
ＬＫに同期して動作すると共に、インバータゲート６を
介して与えられる入力をクリア端子／ＣＬに印加されて
クリア（リセット）されるディレー型のフリップフロッ
プである。

【００４６】ＮＡＮＤゲート１０はＪ‐Ｋフリップフロ
ップ８のＱ出力端子の出力とＤフリップフロップ９の／
Ｑ出力端子（反転出力端子；但し、／は反転記号である
ことを示す）のＮＡＮＤ論理をとるゲートである。

【００４７】このような構成のリセット時間制御回路５
の動作を図４のタイミングチャートを参照して説明す
る。リセット回路２の出力ラインからリセット時間制御
回路５の入力端子に入力された信号（図４の（ｂ））は
リセット時間制御回路５の入力部にあるインバータ６で
反転され、２進カウンタ７およびＪ‐Ｋフリップフロッ
プ８およびＤフリップフロップ９のクリア端子に入力さ
れる。

【００４８】従って、インバータ６の入力が“Ｈ”の間
は、全てのフリップフロップがリセット状態にあり、Ｎ
ＡＮＤゲート１０の出力は“Ｈ”となっている。つま
り、リセット回路２の出力ラインの信号レベルが、リセ
ット信号と同じ“Ｌ”でないとき、この信号を入力とし
て反転するインバータ６の出力は“Ｌ”となっているの
で、この間は、全てのフリップフロップがリセット状態
にあり、ＮＡＮＤゲート１０の出力は“Ｈ”となってい
る。

【００４９】リセット回路２の出力ラインの信号レベル
が、リセット信号と同じ“Ｌ”になると、インバータ６
の出力が“Ｈ”になる。すると、全てのフリップフロッ
プは動作可能になり、また、２進カウンタ７もカウント
動作が可能になる。そして、２進カウンタ７はクロック
ＣＬＫ入力（図４の（ａ））の立上がりでカウントを開
始する。ここでクロックＣＬＫ（図４の（ａ））はＣＰ
Ｕ１の動作に使用するクロック（システムクロック）と
同じクロックを使用しても良い。

【００５０】動作を開始すると、２進カウンタ７が７
回、クロックをカウントするまではその３番目の出力端
子であるＱC 出力端子の出力は“Ｌ”である。従って、
Ｊ‐Ｋフリップフロップ８はそのＪ入力端子に２進カウ
ンタ７のＱC 出力端子の出力が与えられる構成である関
係からＱ出力端子の出力は“Ｌ”のままである。そのた
め、Ｊ‐Ｋフリップフロップ８のＱ出力端子出力をＤ端
子入力とするＤフリップフロップ９の／Ｑ出力端子出力
は“Ｈ”のままであり、Ｊ‐Ｋフリップフロップ８のＱ
出力端子出力とＤフリップフロップ９の／Ｑ出力端子出
力とのＮＡＮＤ論理をとるＮＡＮＤゲート１０の出力は
“Ｈ”のままである。

【００５１】ＮＡＮＤゲート１０の出力は周辺回路用の
リセット信号として用いられるが、論理レベルが“Ｌ”
の場合にリセット信号としての意味を持つ構成であるこ
とから、この段階ではリセット信号は出力されていない
状態である。

【００５２】２進カウンタ７が７回、クロックをカウン
トすると、その３番目の出力端子であるＱC 出力端子の
出力が“Ｈ”となる。そして、２進カウンタ７のＱC 出
力端子の出力がＪ入力端子に入力されるＪ‐Ｋフリップ
フロップ８は、つぎのクロックＣＬＫでＱ出力端子の出
力を“Ｈ”とする。そして、この状態は少なくともつぎ
のクロックの立ち下がりまでの間、維持することから、
Ｄフリップフロップ９はつぎのクロックで動作した段階
で／Ｑ出力端子出力が“Ｈ”から“Ｌ”に移行するまで
の間、Ｊ‐Ｋフリップフロップ８のＱ出力端子の出力と
Ｄフリップフロップ９の／Ｑ出力端子出力のＮＡＮＤ論
理をとるＮＡＮＤゲート１０の出力は両出力が“Ｌ”と
なる（図４の（ｃ））。

【００５３】従って、正規の時間幅を持つリセット信号
がリセット回路２から供給される場合にはクロックが７
カウントで“Ｌ”なる周辺回路用のリセット信号がＮＡ
ＮＤゲート１０より出力されることになる。

【００５４】一方、ＮＡＮＤゲート１０の出力が“Ｌ”
になるまでの間に、リセット回路２からの入力が“Ｈ”
となれば再び回路はリセットされ、このＮＡＮＤゲート
１０の出力が“Ｌ”となることはない。すなわち、リセ
ット回路２からの正規のリセット信号でない、パルス性
ノイズの場合、クロックが７カウントされる前に消滅す
るので、３ビット２進カウンタ７、Ｊ‐Ｋフリップフロ
ップ８、Ｄフリップフロップ９はリセットされ、従っ
て、このＮＡＮＤゲート１０の出力が“Ｌ”となること
はない。ゆえに、パルス性ノイズにより周辺回路用のリ
セット信号がリセット時間制御回路５より出力される危
険は回避できる。

【００５５】ここで、リセット時間制御回路５の出力が
“Ｌ”になるに要する時間（周辺回路用のリセット信号
を発生させるに必要な時間）は２進カウンタ７のビット
数ｎで決定される。このリセット時間制御回路５の出力
が“Ｌ”になるに要する時間ｔ3 は次式で表わすことが
できる。

【００５６】ｔ3 ＝ＴCLK ×２ⁿ 但し、ＴCLK は入力クロックの周期、ｎは２進カウンタ
７のビット数である。ここで、２進カウンタ７のビット
数はＴ1 ＞ｔ3 ≧ｔ1 となるように選んでおけば良い。
なお、ｔ1 はＣＰＵ１がリセットされるに要するリセッ
ト信号継続時間である。

【００５７】ＣＰＵ１のリセット時間ｔ1 は通常、ＣＰ
Ｕのクロック周期の倍数になっているため、このリセッ
ト時間制御回路５に入力するクロックもＣＰＵクロック
と同じにしておいた方が都合が良いことが多い。

【００５８】入出力ポート３のリセット端子を前述のリ
セット時間制御回路５の出力端子に接続しておけば、ｔ
3 未満のリセット信号で入出力ポート３がリセットされ
ることはない。

【００５９】ｔ3 より長いリセット信号の時はリセット
時間制御回路５の出力は“Ｌ”になり、後段に接続され
ている入出力ポート３その他の、周辺回路にリセットを
かけると共に、ＣＰＵ１にもリセットがかかるため、Ｃ
ＰＵ１は初期化動作をした後、プログラムを最初から実
行し、周辺回路も初期化しにくいため、正常動作を行
う。リセット時間制御回路５の後段に接続されるのは、
入出力ポート３に限られるものではなく、ＤＭＡ（ダイ
ナミックメモリアクセス）コントローラ等の周辺装置全
てが対象となり得る。

【００６０】以上、説明したように本装置は、リセット
回路からのリセット信号が、ＣＰＵがリセット動作に移
行するに必要な時間継続して信号の入力されている場合
に、周辺回路用のリセット信号を発生するリセット時間
制御回路を設け、リセット回路からのリセット信号はこ
のリセット時間制御回路を介して入出力ポート等のＣＰ
Ｕ周辺に接続されている制御回路に与えるようにした。
そして、このリセット時間制御回路を介することによ
り、ＣＰＵ周辺に接続されている入出力ポート等の制御
回路（ＣＰＵ周辺回路）に与えるリセット信号が、少な
くともＣＰＵをリセット動作させるに必要なリセット信
号時間幅もしくはそれより長い時間幅Ｌにならないとリ
セットされないようにした。

【００６１】ＣＰＵ周辺に接続されている入出力ポート
等の制御回路は、ＣＰＵをリセット動作させるに必要な
リセット信号時間幅より短い時間幅の信号でもリセット
動作してしまい、従って、パルス性ノイズがリセット信
号ラインにのることにより、ＣＰＵはリセットされない
が、ＣＰＵ周辺に接続されている入出力ポート等がリセ
ットされてＣＰＵの実行に支障を来したり、ＣＰＵを誤
動作させ、システム異常を発生させたりする危険があっ
たが、上述のリセット時間制御回路を設けてＣＰＵがリ
セットされた段階でＣＰＵ周辺に接続されている入出力
ポート等のリセットが行われるようにしたことにより、
このような危険を防止できるようになり、ＣＰＵを用い
たシステムにおいて、安定した動作を保証し、信頼性の
飛躍的向上を図ることができるようになる。

【００６２】なお、本発明は上記し、かつ、図面に示す
実施例に限定することなく、その要旨を変更しない範囲
内で適宜変形して実施し得ることはもちろんである。例
えば、上記実施例ではＣＰＵとしてマイクロプロセッサ
を示したが、汎用コンピュータをプロセッサとするシス
テムにおいても利用可能である。

【００６３】

【発明の効果】以上述べたように、本発明は入出力ポー
ト等のＣＰＵ周辺に接続されているＣＰＵ周辺回路のリ
セット信号がＣＰＵがリセットされる時間より長い時間
Ｌにならないとリセットされないようにするリセット時
間検出回路を設ける構成賭したものであり、本発明では
ＣＰＵ以外の周辺回路のリセット入力にリセット時間検
出回路を介して得られるリセット信号を利用する構成と
したことにより、ノイズ等の短い時間の信号がリセット
ライン（リセット信号線）に乗っても無視できるように
し、ＣＰＵがリセット動作できるような時間幅のリセッ
ト信号が入ったときのみ、ＣＰＵ周辺回路をリセットで
きるように構成しているため、パルス性ノイズ等による
誤動作を防ぐことができる。

【００６４】従って、本発明によれば、ノイズ等がリセ
ット回路の出力ラインに混入した際でも、入出力ポート
などの周辺回路にその影響が及ばないため、誤動作など
によるシステム異常を引き起こさないと云う利点が得ら
れ、信頼性の高いシステムが得られるようになる。

【図面の簡単な説明】

【図１】本発明の実施例を説明するための図であって、
本発明の一実施例の全体構成を示すブロック図。

【図２】本発明の実施例を説明するための図であって、
図１に示す本発明の回路の動作を説明するためのタイミ
ングチャート。

【図３】本発明の実施例を説明するための図であって、
図１に示す本発明の回路におけるリセット時間制御回路
の具体的構成例を示す回路図。

【図４】本発明の実施例を説明するための図であって、
図３に示すリセット時間制御回路の動作を説明するため
のタイミングチャート。

【図５】従来例を説明するためのブロック図。

【図６】従来例を説明するための図であって、図５の従
来構成において正常なリセット信号が与えられた場合の
動作例を説明するタイミングチャート。

【図７】従来例を説明するための図であって、図５の従
来構成においてリセット信号ラインにノイズが乗った場
合の動作例を説明するタイミングチャート。

【符号の説明】

１…ＣＰＵ ２…リセット回路 ３…入出力ポート ４…メモリ ５…リセット時間制御回路 ６…インバータゲート ７…３ビット２進カウンタ ８…Ｊ‐Ｋフリップフロップ ９…Ｄフリップフロップ １０…ＮＡＮＤゲート

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵおよびＣＰＵ周辺回路を含むＣＰ
   Ｕ応用システムであって、リセット信号を発生するリセ
   ット回路からの当該リセット信号により、上記ＣＰＵお
   よびＣＰＵ周辺回路のリセットを行うようにしたＣＰＵ
   応用回路において、 前記ＣＰＵ周辺回路のリセット信号供給は、前記リセッ
   ト回路からのリセット信号が、少なくとも前記ＣＰＵが
   リセット動作に移行するに必要な時間に亙り継続して信
   号入力されると周辺回路用のリセット信号を発生し、こ
   れを前記ＣＰＵ周辺回路にリセット信号として与えるリ
   セット時間制御回路を設けて行う構成としたことを特徴
   とするＣＰＵ応用回路。
2. 【請求項２】 ＣＰＵを含む回路において、 ＣＰＵによって制御される周辺回路と、 前記ＣＰＵのリセットのためのリセット信号を発生する
   リセット回路と、 前記リセット回路からのリセット信号が、少なくとも前
   記ＣＰＵがリセット動作に移行するに必要な時間に亙り
   継続して信号入力されると周辺回路用のリセット信号を
   発生し、これを前記ＣＰＵ周辺回路にリセット信号とし
   て与えるリセット時間制御回路を設けて構成したことを
   特徴とするＣＰＵ応用回路。
3. 【請求項３】 周辺回路が入出力ポートであることを特
   徴とする請求項１または２いずれか記載のＣＰＵ応用回
   路。