JPS5872224A - マイクロプロセツサシステムにおける初期誤動作防止回路 - Google Patents
マイクロプロセツサシステムにおける初期誤動作防止回路Info
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- JPS5872224A JPS5872224A JP56171766A JP17176681A JPS5872224A JP S5872224 A JPS5872224 A JP S5872224A JP 56171766 A JP56171766 A JP 56171766A JP 17176681 A JP17176681 A JP 17176681A JP S5872224 A JPS5872224 A JP S5872224A
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- Direct Current Feeding And Distribution (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロプロセッサによって制御される被制御
回路の誤動作防止回路に関する。
回路の誤動作防止回路に関する。
周知のように近時普及しつつあるマイクロプロセッサに
おいては、例えば警報装置のような各種の被制御回路を
特定の目的で制御することがしばしば行なわれる。この
場合、装置の隔週性を高めるために、マイクロプロセッ
サで処理される所定の命令プログラムのアドレスデータ
に応じてデータバスに乗る並列データをシフトレジスタ
等によって直列データに変換し、この直列データの２値
のいずれか一方の値で直接、被制御回路を駆動するよう
構成されている。
おいては、例えば警報装置のような各種の被制御回路を
特定の目的で制御することがしばしば行なわれる。この
場合、装置の隔週性を高めるために、マイクロプロセッ
サで処理される所定の命令プログラムのアドレスデータ
に応じてデータバスに乗る並列データをシフトレジスタ
等によって直列データに変換し、この直列データの２値
のいずれか一方の値で直接、被制御回路を駆動するよう
構成されている。
しかし、このようなマイクロプロセッサを用いた被制御
回路において、装置の電源投入時には上記シフトレジス
タの内容はランダムなものであり、装置の動作開始にと
もなってシフトレジスタにクロックパルスが与えられる
と、予定しないデータが出力されて被制御回路は誤動作
を生じる。
回路において、装置の電源投入時には上記シフトレジス
タの内容はランダムなものであり、装置の動作開始にと
もなってシフトレジスタにクロックパルスが与えられる
と、予定しないデータが出力されて被制御回路は誤動作
を生じる。
本発明はかかる点に鑑みてなされたもので、その目的は
マイクロプロセッサが処理する命令フログラムの所定の
アドレスに対応する並列データ形のインストラクション
コードを単に直列データに変換し、これによって直接被
制御回路を駆動可能とするとともに、電源投入時の初期
誤動作を防止し得る装置を提供することにある。
マイクロプロセッサが処理する命令フログラムの所定の
アドレスに対応する並列データ形のインストラクション
コードを単に直列データに変換し、これによって直接被
制御回路を駆動可能とするとともに、電源投入時の初期
誤動作を防止し得る装置を提供することにある。
以下、このような本発明を図面に従って説明する。第１
図は本発明の一実施例を示すブロック図であって、１は
中央演算処理装置（以下単にＣＰＵと称す）、２はプリ
ンタ等の情報の出力端末機、３はキーボード等の情報入
力端末機、４はランダムアクセスメモリ、５は読み出し
専用メモリ、６はあらかじめプログラム可能な読み出し
専用メモリ、ＤＢはデータバス、ＡＢはアドレスバスで
、これらは周知のマイクロプロセッサシステムｔｍ成し
、またこれらの動作は公知のものと変わらないので、こ
こでの説明は省略する。
図は本発明の一実施例を示すブロック図であって、１は
中央演算処理装置（以下単にＣＰＵと称す）、２はプリ
ンタ等の情報の出力端末機、３はキーボード等の情報入
力端末機、４はランダムアクセスメモリ、５は読み出し
専用メモリ、６はあらかじめプログラム可能な読み出し
専用メモリ、ＤＢはデータバス、ＡＢはアドレスバスで
、これらは周知のマイクロプロセッサシステムｔｍ成し
、またこれらの動作は公知のものと変わらないので、こ
こでの説明は省略する。
７は上述のマイクロプロセッサシステムを含む装置の′
成源スイッチ（図示せず）と関連してイニシャルリセッ
トパルスを生成する初期設定手段で、例えばコンデンサ
、抵抗、インバータ等からなる回路で構成される。この
イニシャルリセットパルスは上述の電源スィッチの投入
に応答して線路７１から出力される。８はアドレスバス
ＡＢに乗るアドレスデータを取り込み、Ｃ！ＰＵＩが被
制御回路１００を動作すべき命令プログラムを処理して
いるか否かを解読するデコー・ダで、この命令プログラ
ムの実行を行なうべくアドレスバスＡＢに所定のアドレ
スデータが乗ると、これに応じてデータ取り込み許可信
号１１を線路８１，８２．８３へ出力する。
成源スイッチ（図示せず）と関連してイニシャルリセッ
トパルスを生成する初期設定手段で、例えばコンデンサ
、抵抗、インバータ等からなる回路で構成される。この
イニシャルリセットパルスは上述の電源スィッチの投入
に応答して線路７１から出力される。８はアドレスバス
ＡＢに乗るアドレスデータを取り込み、Ｃ！ＰＵＩが被
制御回路１００を動作すべき命令プログラムを処理して
いるか否かを解読するデコー・ダで、この命令プログラ
ムの実行を行なうべくアドレスバスＡＢに所定のアドレ
スデータが乗ると、これに応じてデータ取り込み許可信
号１１を線路８１，８２．８３へ出力する。
９１〜９３は３個の縦続カスケード接続されたシフトレ
ジスタで、デコーダ８から上述のデータ取り込み許可信
号ＦｉＮを受けると、データノくスＤＢに乗る並列デー
タ形の情報がロードされるものである。１０は所定の周
期のクロックパルスを発撮し、各シフトレジスタ９１〜
９３をこれによって駆動するクロックジェネレータであ
る。１１はフリップフロップで、初期設定手段７からイ
ニシャルリセットパルスが端子ＣＬに与えられることに
よってクリア状態に制御され、その出力Ｑはローレベル
となり、またＣＰＵ ｌの線路１０１から出力される後
述のメモリ書き込み許可信号ＷＲが端子ＣＫに与えられ
るとセット状態に反転し、その出力Ｑはノ１イレベルと
なる。１２はアンドゲート回路で、シフトレジスタ９１
〜９３から出力される直列データをフリップフロップ１
１の出力Ｑによってゲートするもので、出力Ｑがノ・イ
レベルのとき直列データを被制御装置１００へ送出する
ものである。ここで、図面の記号中でオーバーラインを
付したものはローレベルで有意となることを示す。
ジスタで、デコーダ８から上述のデータ取り込み許可信
号ＦｉＮを受けると、データノくスＤＢに乗る並列デー
タ形の情報がロードされるものである。１０は所定の周
期のクロックパルスを発撮し、各シフトレジスタ９１〜
９３をこれによって駆動するクロックジェネレータであ
る。１１はフリップフロップで、初期設定手段７からイ
ニシャルリセットパルスが端子ＣＬに与えられることに
よってクリア状態に制御され、その出力Ｑはローレベル
となり、またＣＰＵ ｌの線路１０１から出力される後
述のメモリ書き込み許可信号ＷＲが端子ＣＫに与えられ
るとセット状態に反転し、その出力Ｑはノ１イレベルと
なる。１２はアンドゲート回路で、シフトレジスタ９１
〜９３から出力される直列データをフリップフロップ１
１の出力Ｑによってゲートするもので、出力Ｑがノ・イ
レベルのとき直列データを被制御装置１００へ送出する
ものである。ここで、図面の記号中でオーバーラインを
付したものはローレベルで有意となることを示す。
ところで、上述のＣＰＵ ｌから出力されるメモリ書き
込み許可信号ＷＲは、デ″−タバスＤＢにメモＩＪ４（
ＲＡＭ）！ｌたは入・出力端末機２，３へ送る書き込み
データが乗っていることを示すもので、ＣＰＵ ｌが所
定のルーチンに従って命令プログラムを実行し、データ
バスＤＢが上述の状態となるとき発生される。したがっ
て、電源投入後の最初に発生されるメモリ書き込み許可
信号ＷＲは、先ずＣ！ＰＵ １が端子ＩＲＥＳＫＴに初
期設定手段７からイニシャルリセットパルスを受ケると
プログラムカウンタ（図示せず）の内容をゼロとし、メ
モリ５ （ＦＲＯＭ）のゼロ番地の命令から実行を開始
するから、この処理の終了後となる。本発明ではこのメ
モリ６ （ＦＲＯＭ ）にあらかじめ時間の計時を実行
する命令を組み込む。この時間は、シフトレジスタ９１
〜９３の全ピット数とクロックパルスの周期との積で得
られる時間にあらかじめ設定される。その結果、電源投
入後に最初に発生されるメモリ書き込み許可信号ＷＲは
、イニシャルリセットパルスが与えられてから上述の時
間の計時後となる。
込み許可信号ＷＲは、デ″−タバスＤＢにメモＩＪ４（
ＲＡＭ）！ｌたは入・出力端末機２，３へ送る書き込み
データが乗っていることを示すもので、ＣＰＵ ｌが所
定のルーチンに従って命令プログラムを実行し、データ
バスＤＢが上述の状態となるとき発生される。したがっ
て、電源投入後の最初に発生されるメモリ書き込み許可
信号ＷＲは、先ずＣ！ＰＵ １が端子ＩＲＥＳＫＴに初
期設定手段７からイニシャルリセットパルスを受ケると
プログラムカウンタ（図示せず）の内容をゼロとし、メ
モリ５ （ＦＲＯＭ）のゼロ番地の命令から実行を開始
するから、この処理の終了後となる。本発明ではこのメ
モリ６ （ＦＲＯＭ ）にあらかじめ時間の計時を実行
する命令を組み込む。この時間は、シフトレジスタ９１
〜９３の全ピット数とクロックパルスの周期との積で得
られる時間にあらかじめ設定される。その結果、電源投
入後に最初に発生されるメモリ書き込み許可信号ＷＲは
、イニシャルリセットパルスが与えられてから上述の時
間の計時後となる。
以上のような構成の本発明実施例装置は次のように動作
する。先ず図示しない電源スィッチが投入されると、初
期設定手段７からイニシャルリセットパルスが出力され
、ＣＰＵ１のＩＲＥＳＫＴ端子と７リツプフロツプ１１
の端子ＯＬに与えられる。
する。先ず図示しない電源スィッチが投入されると、初
期設定手段７からイニシャルリセットパルスが出力され
、ＣＰＵ１のＩＲＥＳＫＴ端子と７リツプフロツプ１１
の端子ＯＬに与えられる。
したがって、フリップフロップ１１はクリア状態となっ
て次段のアンドゲート回路１２のゲートを閉じる。この
とき、シフトレジスタ９１〜９３の内容は何ら情報がロ
ードされていないから、全く意図しないランダムなもの
となっている。上述の電源投入と同時に、クロックジェ
ネレータ１０は直ちにクロックパルスをシフトレジスタ
９１〜９３へ供給シ、これを駆動するからシフトレジス
タ９１〜９３はランダムな上述のデータを直列に出力す
る。しかし、このときアンドゲート回路１２の“ゲート
は閉じられているから、被制御回路１００にはデータは
供給されず動作しない。
て次段のアンドゲート回路１２のゲートを閉じる。この
とき、シフトレジスタ９１〜９３の内容は何ら情報がロ
ードされていないから、全く意図しないランダムなもの
となっている。上述の電源投入と同時に、クロックジェ
ネレータ１０は直ちにクロックパルスをシフトレジスタ
９１〜９３へ供給シ、これを駆動するからシフトレジス
タ９１〜９３はランダムな上述のデータを直列に出力す
る。しかし、このときアンドゲート回路１２の“ゲート
は閉じられているから、被制御回路１００にはデータは
供給されず動作しない。
一方、ＣＰＵ１はイニシャルリセットパルスが与えられ
ることによって、プログラムカウンタの内容をゼロとし
て、メモリ５ （ＦＲＯＭ）のゼロ番地にストアされた
命令の実行を開始する。その後、Ｃ！ＰＵ ｌは幾つか
の命令がストアされたメモリ５（ＲＯＭ）からプログラ
ムカウンタの内容に応じて特定の命令を読み出し、この
命令に従って所定の処理を実行して目的の動作を行なう
。しかしここではそのルーチンに入る前に、先ず時間の
計時を行なう命令を実行する。この時間はすでに述べた
ようにシフトレジスタ９１〜９３の全ピット数とクロッ
クパルスの周期との積で得られる時間である。
ることによって、プログラムカウンタの内容をゼロとし
て、メモリ５ （ＦＲＯＭ）のゼロ番地にストアされた
命令の実行を開始する。その後、Ｃ！ＰＵ ｌは幾つか
の命令がストアされたメモリ５（ＲＯＭ）からプログラ
ムカウンタの内容に応じて特定の命令を読み出し、この
命令に従って所定の処理を実行して目的の動作を行なう
。しかしここではそのルーチンに入る前に、先ず時間の
計時を行なう命令を実行する。この時間はすでに述べた
ようにシフトレジスタ９１〜９３の全ピット数とクロッ
クパルスの周期との積で得られる時間である。
したがって、この処理を終了することによって上述のル
ーチンに入ると、データバスＤＢにメモリ４（ＲＡＭ）
または入・出力端末機２，３へ送る書き込みデータが乗
っていることを示す最初のメモリ書込み許可信号“ＷＲ
は線路１０１に現われる。その結果、フリップフロップ
１１はセット状態に反転し、次段のアンドゲート回路１
２のゲートを開く。このとき、シフトレジスタ９１〜９
３はデコーダ８から取り込み許可信号π下が与えられて
いないから、何ら情報いいかえれば、被制御回路１００
を駆動するための直列データをストアしていない。また
、その内容はすでに上述の時間の計時後であるためラン
ダムなものではなく、被制御回路１００を不動作とする
均一の値となっている。したがって、アンドゲート回路
１２のゲートが開いていても被制御回路１００は何ら動
作しない。
ーチンに入ると、データバスＤＢにメモリ４（ＲＡＭ）
または入・出力端末機２，３へ送る書き込みデータが乗
っていることを示す最初のメモリ書込み許可信号“ＷＲ
は線路１０１に現われる。その結果、フリップフロップ
１１はセット状態に反転し、次段のアンドゲート回路１
２のゲートを開く。このとき、シフトレジスタ９１〜９
３はデコーダ８から取り込み許可信号π下が与えられて
いないから、何ら情報いいかえれば、被制御回路１００
を駆動するための直列データをストアしていない。また
、その内容はすでに上述の時間の計時後であるためラン
ダムなものではなく、被制御回路１００を不動作とする
均一の値となっている。したがって、アンドゲート回路
１２のゲートが開いていても被制御回路１００は何ら動
作しない。
このように電源投入後には各部が動作し、ＣＰＵ１が所
定のルーチンに入って目的の動作を行う。このとき、Ｃ
ＰＵ１が被制御回路１００を駆動させるよう制御する命
令の実行に入ると、この命令のアドレスデータがアドレ
スバスＡＢに乗る。これをデコーダ８は解読し、すでに
述べた取り込み許可信号ＫＮを出力する。シフトレジス
タ９１〜９３はこの取り込み許可信号ＥＮを受けること
によって、データバスＤＢに乗るデータを並列に取り込
み、クロックパルスによって順次これを直列に出力する
。この直列データはすでにゲートの開かれているアンド
ゲート回路１２を経て、被制御回路１００へ供給される
。その結果、被制御回路１００はこの直列データによっ
て駆動されることとなる。
定のルーチンに入って目的の動作を行う。このとき、Ｃ
ＰＵ１が被制御回路１００を駆動させるよう制御する命
令の実行に入ると、この命令のアドレスデータがアドレ
スバスＡＢに乗る。これをデコーダ８は解読し、すでに
述べた取り込み許可信号ＫＮを出力する。シフトレジス
タ９１〜９３はこの取り込み許可信号ＥＮを受けること
によって、データバスＤＢに乗るデータを並列に取り込
み、クロックパルスによって順次これを直列に出力する
。この直列データはすでにゲートの開かれているアンド
ゲート回路１２を経て、被制御回路１００へ供給される
。その結果、被制御回路１００はこの直列データによっ
て駆動されることとなる。
以上のようにして本発明によれば、（３ＰＨに対してゼ
ロ番地からスタートする電源投入時のイニシャルリセッ
トパルスが与えられた時点より、データバスに乗るデー
タを直列データに変換して出力するシフトレジスタの全
ピット数と、このシフトレジスタを駆動するクロックパ
ルスの周期との積で得られる時間を計時し、この時間の
計時後に上記シフトレジスタから出力される直列データ
を被制御回路を直接駆動するパルス信号として供給する
ことにより、初期誤動作を防止することができる。また
、このような時間を計時するタイマ手段として、あらか
じめプログラム可能なメモリに時間設定を書き込むこと
により、シフトレジスタの全ピット数の変更に対して簡
単に対応可能となる。なお、このタイマ手段は必ずしも
ＣＰＨのイニシャル処理ルーチンに組み込むものでなく
ともよく、例えば他の周知の論理回路によって実現して
もよい。
ロ番地からスタートする電源投入時のイニシャルリセッ
トパルスが与えられた時点より、データバスに乗るデー
タを直列データに変換して出力するシフトレジスタの全
ピット数と、このシフトレジスタを駆動するクロックパ
ルスの周期との積で得られる時間を計時し、この時間の
計時後に上記シフトレジスタから出力される直列データ
を被制御回路を直接駆動するパルス信号として供給する
ことにより、初期誤動作を防止することができる。また
、このような時間を計時するタイマ手段として、あらか
じめプログラム可能なメモリに時間設定を書き込むこと
により、シフトレジスタの全ピット数の変更に対して簡
単に対応可能となる。なお、このタイマ手段は必ずしも
ＣＰＨのイニシャル処理ルーチンに組み込むものでなく
ともよく、例えば他の周知の論理回路によって実現して
もよい。
第１図は本発明の一実施例装置を示すブロック図である
。 １・・・中央演算処理装置、９１〜９３・・・シフトレ
ジスタ、７・・・初期設定手段、１・・・タイマ手段、
１１・・・フリップフロップ、１２・・・ゲート回路、
１００・・・被制御回路。
。 １・・・中央演算処理装置、９１〜９３・・・シフトレ
ジスタ、７・・・初期設定手段、１・・・タイマ手段、
１１・・・フリップフロップ、１２・・・ゲート回路、
１００・・・被制御回路。
Claims (1)
- 【特許請求の範囲】 幾つかの命令がストアされたメモリからプログラムカウ
ンタの内容に応じて特定の命令を読み出し、この命令に
従って所定の処理を実行する中央演算処理装置と、この
中央演算処理装置が読み出した命令を表わす並列データ
を直列データに変換して出力するシフトレジスタとを備
えたマイクロプロセッサシステムにおいて、 電源投入時に前記中央演算処理装置にリセットをかけ、
前記中央演算処理装置が前記メモリのゼロ番地にストア
された命令から実行開始するようＫ 制御されるべく、
イニシャルリセットパルスを生成して前記中央演算処理
装置に与える初期設定手段と、 この初期設定手段から前記イニシャルリセットパルスが
与えられた時点より、前記シフトレジスタの全ビット数
と前記シフトレジスタを駆動するクロックパルスの周期
との積で得られる時間を計時し、この時間の計時後にセ
ットパルスを出力するタイマ手段と、 前記初期設定手段からイニシャルリセットパルスが与え
られることによりクリア状態に制御され、前記タイマ手
段からセットパルスが与えられることによってセット状
態に反転される出力を有するフリップフロップと、 前記シフトレジスタから出力される直列データを前記フ
リップフロップのセット状態のときに通過するように、
前記フリップフロップの出力によって制御されるゲート
回路と、 このゲート回路を通過する前記直列データの２値のいず
れか一方の値で所定の目的の動作を行なう被制御回路と
からなるマイクロプロセッサシステムにおける初期誤動
作防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56171766A JPS5872224A (ja) | 1981-10-27 | 1981-10-27 | マイクロプロセツサシステムにおける初期誤動作防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56171766A JPS5872224A (ja) | 1981-10-27 | 1981-10-27 | マイクロプロセツサシステムにおける初期誤動作防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5872224A true JPS5872224A (ja) | 1983-04-30 |
| JPS6136646B2 JPS6136646B2 (ja) | 1986-08-19 |
Family
ID=15929275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56171766A Granted JPS5872224A (ja) | 1981-10-27 | 1981-10-27 | マイクロプロセツサシステムにおける初期誤動作防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5872224A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555197U (ja) * | 1991-12-28 | 1993-07-23 | ヤマハ株式会社 | 電子楽器 |
-
1981
- 1981-10-27 JP JP56171766A patent/JPS5872224A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555197U (ja) * | 1991-12-28 | 1993-07-23 | ヤマハ株式会社 | 電子楽器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6136646B2 (ja) | 1986-08-19 |
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