JP2665043B2 - Ｃｐｕの暴走検出回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサ（MPU）を含むCPU（中央
処理装置）の暴走検出回路に関する。

〔従来の技術〕

従来、CPUの暴走検出回路としては、クロック入力に
従って一定時間を計時しタイムアップしたときにCPUの
リセット信号または割込信号を出力するタイマー回路を
設け、CPUが実行するプログラムにタイマー回路がタイ
ムアップする以前にタイマー回路をリセットする命令を
組込んでおくものがある。

しかし、CPUが暴走したときにはタイマー回路をリセ
ットする命令が実行されないということは不明であるか
ら、この検出回路では暴走を検出できない場合がある。
このような問題を解決するために１ステップ以上の命令
で一つの鍵を作り、その鍵を用いた回路も多く使用され
ている。第２図にその一例を示す。この回路は、上記タ
イマー回路に、アンドゲート２〜５及びＤ形フリップフ
ロップ（FF）６で構成される順序監視回路と、出力回路
としてのオアゲート７とを付加した構成となっている。
この回路において検出対象たるCPUが実行するプログラ
ムにはリード動作に関する命令としてIN命令がライト動
作に関する命令としてOUT命令が組み込まれており、そ
の順序はIN命令がOUT命令に先行し、かつOUT命令のみが
単独で存在することがないようになっている。

CPUが正常に動作している場合のこの回路は次のよう
に動作する。FF6は初期状態ではＱ出力ｂは“0"、Ｑの
反転出力ｃは“1"である。まず、CPUがIN命令を実行
し、リードパルス入力端子８にリードパルスを、チップ
セレクト入力端子９にチップセレクト信号をそれぞれ印
加し、それらをアクティブにすると、アンドゲート２の
出力ａがアクティブになりFF6の出力の状態が反転す
る。そして、タイマー回路１がタイムアップする以前に
CPUがOUT命令を実行し、ライトパルス入力端子10にライ
トパルスを、チップセレクト入力端子９にチップセレク
ト信号をそれぞれ印加し、それらをアクティブにする。
すると、アンドゲート３の出力ｅがアクティブになり、
FF6の出力ｃがアクティブなのでアンドゲート４の出力
ｇはアクティブとなる。その結果、タイマー回路１はリ
セットされタイムアップ信号ｈを出力することがない。
この時、FF6の出力ｂがノンアクティブなので、アンド
ゲート５の出力はノンアクティブのままである。そし
て、OUT命令の実行終了時にはライトパルス入力端子10
に印加されたライトパルス信号ｄの立上がりによってFF
6の出力b,cはそれぞれ“0",“1"と元の状態に戻る。と
ころが、CPUがIN命令を実行しないで、OUT命令のみを実
行した場合、FF6のＱ出力ｂは“0"であるので、アンド
ゲート５では入力信号及びｅが共に“0"であるから、そ
の出力ｆはアクティブとなる。これにより、検出信号ｆ
を発生し、その信号はオアゲート７を通してCPUリセッ
ト出力端子11に出力することになる。

要するに、この従来の暴走検出回路はIN命令が１つの
鍵になっていて、このIN命令により鍵を開いてタイマー
回路１がCPUにリセットをかけることをOUT命令によって
阻止するようにしたものである。

〔発明が解決しようとする課題〕

しかしながら、上述した従来の暴走検出回路は、鍵を
開いてから閉じるまでの間に割り込みが入ることを考慮
し割り込み処理プログラム内で鍵を閉じないようにする
か、鍵を開く前に前に割り込みを禁止しておく等、プロ
グラムを作成する際に常に鍵を意識していなければなら
ないし、またそれだけプログラムのステップ数が増して
プログラムの処理時間にも影響を与えるという欠点があ
る。

また、鍵を開いてからデータをセットするために少な
くとも１命令必要であり、その間に暴走した場合は検出
するまでに時間がかかり、CPUを用いた装置をわずかで
はあるが危険な状態に陥らせるという欠点がある。

本発明は、このような問題に鑑みなされたもので、そ
の目的は、プログラムに負荷をかけずCPUの暴走を迅速
かつ確実に検出できるCPUの暴走検出回路を提供するこ
とにある。

〔課題を解決するための手段〕

本発明のCPUの暴走検出回路は、リセット信号入力を
受けて初期化され一定周期でタイムアップ信号を発生す
るタイマー手段と;CPUが実行する命令を監視し特定の命
令を実行したときにパルスを発生する命令監視手段と；
前記パルスから１命令分の窓を開く１命令窓発生手段
と；前記CPUがライト動作を実行したとき前記窓が開か
れているかを監視し、前記窓が開かれていれば前記タイ
マー手段にリセット信号を与え、前記窓が開かれていな
ければ暴走とみなして検出信号を発生するプログラム監
視手段と；前記タイムアップ信号と前記検出信号のいず
れかを前記CPUに対して出力する出力手段と；前記窓が
開いている間割り込みを禁止する割り込み手段とを備え
ている。

〔作用〕

次に、本発明の作用を説明する。

本発明の検出対象たるCPUは、ある特定の命令を実行
した直後にライト動作を実行するものである。

本発明では、CPUの実行する命令を監視して特定の命
令を実行した直後にライト動作が実行されたときはタイ
マー回路をリセットすることを繰り返して行ないタイム
アップ信号が出力されないようにする。

一方、特定の命令を実行せずに、または特定の命令を
実行後他の命令を実行した後に、ライト動作が実行され
たときは、検出信号を発生し、その結果タイムアップ信
号と検出信号のいずれか先に発生した信号をCPUに対し
て出力する。CPUはこの出力信号をリセット信号または
割り込み信号として受けて初期化等適切な処理を実行す
ることになる。

〔実施例〕

以下、本発明について図面を参照して説明する。

第１図は本発明の一実施例の回路図である。本発明の
CPUの暴走検出回路は、第２図に示した従来例回路のア
ンドゲート２とFF6とのかわりに、命令監視回路15と、
１命令窓発生回路16とを付加し、割り込み制御をするた
め、割り込み禁止回路であるアンドゲート18と、割り込
み入力端子17と、CPU割り込み出力端子19とを付加した
構成となっている。

データバス14は命令監視回路15の入力端子に接続さ
れ、命令監視回路15の出力端子は１命令窓発生回路16の
入力端子に接続される。割り込み入力端子17はアンドゲ
ート18の一方の入力端子に接続され、アンドゲート18の
出力端子はCPU割り込み出力端子に接続される。チップ
セレクト入力端子９とライトパルス入力端子10とはそれ
ぞれアンドゲート３の入力端子に接続され、アンドゲー
ト３の出力端子はアンドゲート4,5のそれぞれの一方の
入力端子に接続される。１命令窓発生回路16では、Ｑ出
力ｂがアンドゲート18,5のそれぞれの他方の入力とな
り、Ｑの反転出力ｃがアンドゲート４の他方の入力とな
っている。アンドゲート４の出力端子はタイマー回路１
のリセット端子に接続され、アンドゲート５の出力端子
はオアゲート７の一方の入力端子に接続される。タイマ
ー回路１のタイムアップ信号を出力するキャリー出力端
子はオアゲート７の他方の入力端子に接続され、オアゲ
ート７の出力端子はCPUリセット出力端子11に接続され
ている。

なお、本実施例回路は負論理で動作するものである。

次に、動作を説明する。

本発明の検出対象たるCPUが実行するプログラムに
は、ある特定の命令、ここではレジスタ間移動命令の
内、本来あまり意味を持たない同じレジスタへの移動命
令が、ライト動作に関する命令としてOUT命令が組み込
まれており、その順序は移動命令がOUT命令に先行し、
かつOUT命令のみが単独で存在することがないようにな
っている。従って、CPUは通常の場合、まず定められた
移動命令を実行しこの命令に該当する命令コードをデー
タバス14に出力する。命令監視回路15は前記命令コード
を解読し、判定結果出力ａをアクティブにする。そし
て、その後にOUT命令を実行しライトパルス入力端子10
にライトパルスを、チップセレクト入力端子９にチップ
セレクト信号をそれぞれ印加し、それらをアクティブに
する。このとき、命令監視回路15はOUT命令を受け判定
結果出力ａをノンアクティブにするが、先の移動命令に
よりアクティブ状態であった判定結果出力ａは１命令窓
発生回路16で１命令実行時間分だけ保持される。

そこで、CPUが正常に動作している場合の本回路は次
のように動作する。１命令窓発生回路16は初期状態では
Ｑ出力ｂは“0"、Ｑの反転出力ｃは“1"である。まず、
CPUが特定の移動命令を実行しデータバス14にその命令
コードを出力すると、命令監視回路15は判定結果出力ａ
をアクティブにし、その結果１命令窓発生回路の出力状
態が反転する。その直後にCPUがOUT命令を実行し、ライ
トパルス入力端子10とチップセレクト入力端子９をアク
ティブにする。すると、アンドゲート３の出力ｅがアク
ティブになり、１命令窓発生回路16の出力ｃがアクティ
ブなので、アンドゲート４の出力ｇはアクティブとな
る。この時、１命令窓発生回路の出力ｂがノンアクティ
ブなので、アンドゲート５の出力ｆはノンアクティブの
ままである。そして、OUT命令の実行終了時には１命令
窓発生回路16の出力ｂと同ｃはそれぞれ“0",“1"と元
の状態に戻る。

以上の動作はタイマー回路１がタイムアップする以前
に繰り返し行われ、タイマー回路１はその計時途中でリ
セットされることが繰り返され、タイムアップ信号ｈを
出力することがない。

ところが、CPUが、暴走等により、特定の命令を実行
しないでOUT命令のみを実行した場合、１命令窓発生回
路16のＱ出力ｂは“0"であるのでアンドゲート５の出力
ｆはアクティブとなり検出信号ｆを発生する。又、特定
の命令もOUT命令も実行されない場合、タイマー回路１
は計時動作を続けタイムアップ信号ｈを出力する。従っ
て、オアゲート７はタイムアップ信号ｈまたは検出信号
ｆのいずれか先に発生したものをCPUリセット出力端子1
1へ出力することになる。

なお、第１図において、チップセレクト入力端子９を
メモリアドレスセレクト入力端子として用いメモリのラ
イトもしくはリードで実施しても良く、また、リセット
出力端子11をCPUへの割り込み出力端子としてCPUを割り
込み制御するように実施しても良いことは勿論である。

〔発明の効果〕

以上説明したように、本発明のCPUの暴走検出回路に
よれば、ある特定の命令とライト動作に関する命令とを
連続して組み込んだプログラムをCPUに実行させてその
実行順序を監視し、実行順序が正しくないことを検出し
たときは検出信号またはタイマー回路のタイムアップ信
号のいずれか先に発生したものを出力するようにしたの
で、CPUの暴走を迅速かつ確実に検出できる。ここに、
プログラムに付加する命令はある特定の命令１命令のみ
で、この命令も前述したようにごく単純な命令に定めれ
ばプログラムの処理時間に与える影響は非常に軽微であ
る。しかも命令監視回路や１命令窓発生回路やプログラ
ム監視回路など本発明に用いた回路は簡単な論理回路で
構成できるので、総じて安価に構成できる効果がある。

また、本発明ではプログラムの命令とライト動作の手
順のみを監視し、CPUのデータバス上のデータを利用す
るものではないから、データバスは他に利用できる。従
って、例えばむやみにアクセスしてはならない出力ポー
トと同じアドレスを本発明回路に割り当てれば、暴走を
検出するまでの間、そのポートを誤動作から完全に保護
することが可能となる顕著な効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は従来のCP
Uの暴走検出回路の回路図である。 １……タイマー回路、２〜5,18……アンドゲート、６…
…Ｄ計フリップフロップ（FF）、７……オアゲート、８
……リードパルス入力端子、９……チップセレクト入力
端子、10……ライトパルス入力端子、11……CPUリセッ
ト出力端子、12……クロック入力端子、14……データバ
ス、15……命令監視回路、16……１命令窓発生回路、17
……割り込み入力端子、19……CPU割り込み出力端子。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】リセット信号入力を受けて初期化され一定
   周期でタイムアップ信号を発生するタイマー手段と;CPU
   が実行する命令を監視し特定の命令を実行したときにパ
   ルスを発生する命令監視手段と；前記パルスから１命令
   分の窓を開く１命令窓発生手段と；前記CPUがライト動
   作を実行したとき前記窓が開かれているかを監視し、前
   記窓が開かれていれば前記タイマー手段にリセット信号
   を与え、前記窓が開かれていなければ暴走とみなして検
   出信号を発生するプログラム監視手段と；前記タイムア
   ップ信号と前記検出信号のいずれかを前記CPUに対して
   出力する出力手段と；前記窓が開いている間割り込みを
   禁止する割り込み禁止手段とを備えていることを特徴と
   するCPUの暴走検出回路。