JP5033686B2 - Ｃｐｕ暴走監視回路、ｃｐｕ暴走監視システム及び画像形成装置 - Google Patents

Description

本発明は、ＣＰＵ暴走監視回路、ＣＰＵ暴走監視システム及び画像形成装置に関する。

従来、ＭＦＰ(Multi Function Peripherals：複合機)やプリンタ等の画像形成装置では、ＣＰＵ(Central Processing Unit)が暴走した場合の安全対策として、リセット後一定時間毎にＣＰＵの動作状態を監視し、暴走が発生した場合は直ちにＣＰＵをリセットする回路が搭載されている。例えば、下記特許文献１には、上記のようにＣＰＵの暴走を監視する回路において、ＣＰＵの命令の順番をキーとし、ＣＰＵから指定の順番にてアクセスがあった場合のみ暴走ではないと検知することで暴走検知の精度を向上する技術が開示されている。
特開平４−１８２７４５号公報

上記従来技術では、リセットの後一定時間以内に定められた順番で命令を実行することでＣＰＵの暴走状態を監視しているが、例えば定められた順番で命令を実行する制御ソフトウェア部分をループしてしまうような暴走状態が発生する可能性もあり、このような暴走状態は検知することができない。

本発明は、上述した事情に鑑みてなされたものであり、従来よりも精度良くＣＰＵの暴走を検知することの可能なＣＰＵ暴走監視回路、当該ＣＰＵ暴走監視回路を備えるＣＰＵ暴走監視システム及び画像形成装置を提供することを目的とする。

上記目的を達成するために、本発明は、ＣＰＵ暴走監視回路に係る解決手段として、予め設定されたリセット時間の計時動作を行い計時状態を示す計時状態信号を出力する一方、計時動作終了時には計時終了信号を出力すると共に、初期化信号の入力を受けた場合に前記計時動作を初期化するタイマ回路と、前記タイマ回路から前記計時終了信号が出力された場合にリセット信号をＣＰＵに出力するリセット信号出力回路と、前記タイマ回路の計時動作開始から当該計時動作の初期化の受付を開始するまでの時間を規定する初期化受付開始時間を保持するための保持回路と、前記タイマ回路から出力される計時状態信号を基に前記タイマ回路の計時状態を把握する機能を有し、前記タイマ回路の計時動作開始後、前回の計時動作時に前記保持回路から読み出した初期化受付開始時間の満了前に前記保持回路から次回の初期化受付開始時間を読み出す一方、前回の計時動作時に前記保持回路から読み出した初期化受付開始時間の満了前に前記保持回路に対するＣＰＵのリードアクセス及び指定データのライトアクセスがなかった場合、且つ前記初期化受付開始時間の満了後に前記リードアクセス及びライトアクセスがあった場合に、前記タイマ回路に初期化信号を出力すると共に、前記ＣＰＵによる前記リードアクセス及びライトアクセスが正常に完了したことを通知するための信号を出力するアクセス監視回路と、前記アクセス監視回路から前記ＣＰＵによる前記リードアクセス及びライトアクセスが正常に完了したことを通知するための信号が入力された場合に、前回値と異なるように前記初期化受付開始時間を設定して前記保持回路にセットする初期化タイミング設定回路とを備えることを特徴とする。

また、本発明は、ＣＰＵ暴走監視システムに係る解決手段として、ＣＰＵと、上記のＣＰＵ暴走監視回路とを具備し、前記ＣＰＵは、今回の前記タイマ回路の計時動作中において、前回の前記タイマ回路の計時動作中に前記保持回路に対するリードアクセスによって取得した初期化受付開始時間が満了した後に今回の前記保持回路に対するリードアクセス及びライトアクセスを実行することを特徴とする。

さらに、本発明は、画像形成装置に係る解決手段として、用紙に画像を形成する画像形成部と、前記画像形成部を制御するＣＰＵと、上記のＣＰＵ暴走監視回路とを具備し、前記ＣＰＵは、今回の前記タイマ回路の計時動作中において、前回の前記タイマ回路の計時動作中に前記保持回路に対するリードアクセスによって取得した初期化受付開始時間が満了した後に今回の前記保持回路に対するリードアクセス及びライトアクセスを実行することを特徴とする。

本発明によれば、タイマ回路の計時動作毎に、ＣＰＵ暴走監視回路とＣＰＵとの間で取り決めた初期化受付開始時間に従って、ＣＰＵによるリード・ライトアクセス動作及びＣＰＵ暴走監視回路によるアクセス監視動作が行われるので、一定周期で保持回路に対するリードアクセス及びライトアクセスをループしてしまうような暴走状態が発生した場合には、ＣＰＵ暴走監視回路とＣＰＵとの間で取り決めた初期化受付開始時間が守られないことになり、正確にＣＰＵの暴走状態を検知することが可能となる。

以下、図面を参照して、本発明の一実施形態について説明する。
〔ＣＰＵ暴走監視回路及びＣＰＵ暴走監視システム〕
図１は、本実施形態に係るＣＰＵ暴走監視システムのブロック構成図である。図１に示すように、本実施形態に係るＣＰＵ暴走監視システムは、ＣＰＵ暴走監視回路１０及びＣＰＵ２０とから構成されている。また、ＣＰＵ暴走監視回路１０は、タイマ回路１１、リセット信号出力回路１２、レジスタ（保持回路）１３、アクセス監視回路１４及び初期化タイミング設定回路１５から構成されている。

タイマ回路１１は、予め設定されたリセット時間の計時動作を行い計時状態を示す計時状態信号をアクセス監視回路１４に出力する一方、計時動作終了時には計時終了信号をリセット信号出力回路１２に出力する。また、このタイマ回路１１は、アクセス監視回路１４から初期化信号の入力を受けた場合に計時動作が初期化されるものである。リセット信号出力回路１２は、タイマ回路１１から計時終了信号が入力された場合に、リセット信号をＣＰＵ２０に出力する。

レジスタ１３は、アクセス監視回路１４の内部に設けられており、タイマ回路１１の計時動作開始から当該計時動作の初期化の受付を開始するまでの時間を規定する初期化受付開始時間を保持するものである。なお、このレジスタ１３は、必ずしもアクセス監視回路１４の内部に設ける必要はなく、外部に設けても良い。

アクセス監視回路１４は、タイマ回路１１から入力される計時状態信号を基にタイマ回路１１の計時状態を把握する機能を有しており、タイマ回路１１の計時動作開始後、前回のタイマ回路１１の計時動作中にレジスタ１３から読み出した初期化受付開始時間の満了前にレジスタ１３から次回の初期化受付開始時間を読み出す一方、前回読み出した初期化受付開始時間の満了前にレジスタ１３に対するＣＰＵ２０のリードアクセス及び指定データのライトアクセスがなかった場合、且つ初期化受付開始時間の満了後にＣＰＵ２０のリードアクセス及びライトアクセスがあった場合（つまりＣＰＵ２０が正常に動作している場合）に、タイマ回路１１に初期化信号を出力する。また、このアクセス監視回路１４は、タイマ回路１１の計時動作開始を通知するためのタイマスタート信号をＣＰＵ２０に出力する機能を有すると共に、ＣＰＵ２０によるレジスタ１３に対するリード・ライトアクセスが正常に完了したことを通知するためのアクセス完了信号を初期タイミング設定回路１５に出力する機能を有する。

初期化タイミング設定回路１５は、アクセス監視回路１４からアクセス完了信号が入力された場合、つまり、ＣＰＵ２０によるレジスタ１３に対するリード・ライトアクセスが正常に完了した後、当該リードアクセスによって読み出された値（つまり前回値）と異なるように初期化受付開始時間を新たに設定してレジスタ１３にセットする。

ＣＰＵ２０は、上述したタイマ回路１１、リセット信号出力回路１２、レジスタ１３、アクセス監視回路１４及び初期化タイミング設定回路１５から構成されるＣＰＵ暴走監視装置１０の監視対象となる中央処理装置である。このＣＰＵ２０は、内部にタイマを有しており、アクセス監視回路１４から入力されるタイマスタート信号に同期して（つまりタイマ回路１１に同期して）計時動作を行う機能を有しており、今回のタイマ回路１１の計時動作中において、前回のタイマ回路１１の計時動作中にレジスタ１３に対するリードアクセスによって取得した初期化受付開始時間が満了した後に今回のレジスタ１３に対するリードアクセス及びライトアクセスを実行する。なお、本実施形態におけるＣＰＵ２０は、ＭＰＵ(Micro Processing Unit)等、ある装置の内部機能を統合的に制御したり各種のデータ処理を実行する装置を包含するものである。

次に、上記のように構成された本実施形態に係るＣＰＵ暴走監視システムの動作について、図２のタイミングチャートを参照して説明する。なお、ＣＰＵ暴走監視システムの動作開始時（例えば電源投入時）において、アクセス監視回路１４及びＣＰＵ２０は、予め規定されている初期化受付開始時間の初期値Ｔ１を把握しており、また、初期化タイミング設定回路１５によってレジスタ１３には初期化受付開始時間Ｔ１とは異なる初期化受付開始時間の次回値Ｔ２がセットされる。

図２において、時刻ｔ１がＣＰＵ暴走監視システムの動作開始時（電源投入時）と想定すると、タイマ回路１１は、時刻ｔ１からリセット時間Ｔ_{ＲＥＳＥＴ}の計時動作（図２における初回計時動作）を開始する。また、アクセス監視回路１４は、タイマ回路１１の計時動作開始を検知すると、タイマスタート信号をＣＰＵ２０に出力する一方、タイマ回路１１から入力される計時状態信号を基に、初期化受付開始時間の初期値Ｔ１が満了したか否かを監視すると共に、レジスタ１３に対するＣＰＵ２０からのリードアクセス及び指定データのライトアクセスの有無を監視する。

一方、ＣＰＵ２０は、アクセス監視回路１４からタイマスタート信号が入力されると、内部のタイマによる計時動作を開始し、予め把握している初期化受付開始時間の初期値Ｔ１が満了したか否かを監視する。ここで、アクセス監視回路１４は、タイマ回路１１の計時動作開始以降、初期化受付開始時間の初期値Ｔ１が満了する前（つまりＣＰＵ２０によるレジスタ１３に対するリード・ライトアクセスが実行される前）に、レジスタ１３から初期化受付開始時間の次回値Ｔ２を読み出す。

そして、ＣＰＵ２０は、時刻ｔ２に初期化受付開始時間Ｔ１の満了を検知すると、レジスタ１３に対するリードアクセスを実行して次回の計時動作で使用する初期化受付開始時間の次回値Ｔ２を取得し、引き続きレジスタ１３に対する指定データのライトアクセスを実行する。一方、アクセス監視回路１４は、レジスタ１３に対するＣＰＵ２０からのリード・ライトアクセスの有無を監視しており、初期化受付開始時間Ｔ１の満了前にレジスタ１３に対するＣＰＵ２０のリード・ライトアクセスがなかった場合、且つ初期化受付開始時間Ｔ１の満了後、初期化受付期間内にＣＰＵ２０のリード・ライトアクセスがあった場合（つまりＣＰＵ２０が正常に動作している場合）に、タイマ回路１１に初期化信号を出力する（図２では時刻ｔ３に初期化信号が出力されるものとする）。

また、アクセス監視回路１４は、正常にＣＰＵ２０によるレジスタ１３に対するリード・ライトアクセスが完了した場合、これを通知するためのアクセス完了信号を初期タイミング設定回路１５に出力する。これにより、初期タイミング設定回路１５は、レジスタ１３に、初期化受付開始時間Ｔ２とは異なる初期化受付開始時間の次回値Ｔ３をセットする。

ここで、アクセス監視回路１４は、初期化受付開始時間Ｔ１の満了前にレジスタ１３に対するＣＰＵ２０のリード・ライトアクセスがあった場合、若しくは、初期化受付開始時間Ｔ１の満了前にレジスタ１３に対するＣＰＵ２０のリード・ライトアクセスがなく且つ初期化受付開始時間Ｔ１の満了後、初期化受付期間内にＣＰＵ２０のリード・ライトアクセスがなかった場合、ＣＰＵ２０が暴走していると看做されるため、タイマ回路１１に初期化信号を出力しない。この場合、図２の時刻ｔ３’にリセット時間Ｔ_{ＲＥＳＥＴ}が満了し、タイマ回路１１から計時終了信号がリセット信号出力回路１２に出力され、リセット信号出力回路１２からリセット信号がＣＰＵ２０に出力されることにより、ＣＰＵ２０はリセットされることになる。

一方、ＣＰＵ２０が正常に動作している場合において、時刻ｔ３にタイマ回路１１に初期化信号を出力されると、タイマ回路１１は初回のリセット時間Ｔ_{ＲＥＳＥＴ}の計時動作を終了すると共に、次回（ここでは２回目）のリセット時間Ｔ_{ＲＥＳＥＴ}の計時動作を開始する。アクセス監視回路１４は、タイマ回路１１の２回目の計時動作開始を検知すると、タイマスタート信号をＣＰＵ２０に出力する一方、タイマ回路１１から入力される計時状態信号を基に、初期化受付開始時間Ｔ２が満了したか否かを監視すると共に、レジスタ１３に対するＣＰＵ２０からのリードアクセス及び指定データのライトアクセスの有無を監視する。

一方、ＣＰＵ２０は、アクセス監視回路１４からタイマスタート信号が入力されると、内部のタイマによる計時動作を再スタートし、初回の計時動作中（時刻ｔ２以降）にレジスタ１３に対するリードアクセスによって取得した初期化受付開始時間Ｔ２が満了したか否かを監視する。ここで、アクセス監視回路１４は、タイマ回路１１の計時動作開始以降、初期化受付開始時間Ｔ２が満了する前（つまりＣＰＵ２０によるレジスタ１３に対するリード・ライトアクセスが実行される前）に、レジスタ１３から初期化受付開始時間の次回値Ｔ３を読み出す。

そして、ＣＰＵ２０は、時刻ｔ４に初期化受付開始時間Ｔ２の満了を検知すると、レジスタ１３に対するリードアクセスを実行して次回の計時動作で使用する初期化受付開始時間Ｔ３を取得し、引き続き指定データのライトアクセスを実行する。一方、アクセス監視回路１４は、２回目の計時動作開始後（時刻ｔ３後）、初期化受付開始時間Ｔ２の満了前にレジスタ１３に対するＣＰＵ２０のリード・ライトアクセスがなかった場合、且つ初期化受付開始時間Ｔ２の満了後、初期化受付期間内にＣＰＵ２０のリード・ライトアクセスがあった場合に、タイマ回路１１に初期化信号を出力する（図２では時刻ｔ５に初期化信号が出力されるものとする）。

また、アクセス監視回路１４は、正常にＣＰＵ２０によるレジスタ１３に対するリード・ライトアクセスが完了した場合、これを通知するためのアクセス完了信号を初期タイミング設定回路１５に出力する。これにより、初期タイミング設定回路１５は、レジスタ１３に、初期化受付開始時間Ｔ３とは異なる初期化受付開始時間の次回値Ｔ４をセットする。

ここで、初回の計時動作中と同様に、アクセス監視回路１４は、初期化受付開始時間Ｔ２の満了前にレジスタ１３に対するＣＰＵ２０のリード・ライトアクセスがあった場合、若しくは、初期化受付開始時間Ｔ２の満了前にレジスタ１３に対するＣＰＵ２０のリード・ライトアクセスがなく且つ初期化受付開始時間Ｔ２の満了後、初期化受付期間内にＣＰＵ２０のリード・ライトアクセスがなかった場合はタイマ回路１１に初期化信号を出力しない。つまり、この場合、リセット時間Ｔ_{ＲＥＳＥＴ}の満了後にＣＰＵ２０はリセットされる。

一方、ＣＰＵ２０が正常に動作している場合において、時刻ｔ５にタイマ回路１１に初期化信号を出力されると、タイマ回路１１は２回目のリセット時間Ｔ_{ＲＥＳＥＴ}の計時動作を終了すると共に、次回（ここでは３回目）のリセット時間Ｔ_{ＲＥＳＥＴ}の計時動作を開始する。アクセス監視回路１４は、タイマ回路１１の３回目の計時動作開始を検知すると、タイマスタート信号をＣＰＵ２０に出力する一方、タイマ回路１１から入力される計時状態信号を基に、初期化受付開始時間Ｔ３が満了したか否かを監視すると共に、レジスタ１３に対するＣＰＵ２０からのリードアクセス及び指定データのライトアクセスの有無を監視する。

一方、ＣＰＵ２０は、アクセス監視回路１４からタイマスタート信号が入力されると、内部のタイマによる計時動作を再スタートし、２回目の計時動作中（時刻ｔ４以降）にレジスタ１３に対するリードアクセスによって取得した初期化受付開始時間Ｔ３が満了したか否かを監視する。ここで、アクセス監視回路１４は、タイマ回路１１の計時動作開始以降、初期化受付開始時間Ｔ３が満了する前（つまりＣＰＵ２０によるレジスタ１３に対するリード・ライトアクセスが実行される前）に、レジスタ１３から初期化受付開始時間の次回値Ｔ４を読み出す。

そして、ＣＰＵ２０は、時刻ｔ６に初期化受付開始時間Ｔ３の満了を検知すると、レジスタ１３に対するリードアクセスを実行して次回の計時動作で使用する初期化受付開始時間を取得し、引き続き指定データのライトアクセスを実行する。一方、アクセス監視回路１４は、３回目の計時動作開始後（時刻ｔ５後）、初期化受付開始時間Ｔ３の満了前にレジスタ１３に対するＣＰＵ２０のリード・ライトアクセスがなかった場合、且つ初期化受付開始時間Ｔ３の満了後、初期化受付期間内にＣＰＵ２０のリード・ライトアクセスがあった場合に、タイマ回路１１に初期化信号を出力する（図２では時刻ｔ７に初期化信号が出力されるものとする）。

また、アクセス監視回路１４は、正常にＣＰＵ２０によるレジスタ１３に対するリード・ライトアクセスが完了した場合、これを通知するためのアクセス完了信号を初期タイミング設定回路１５に出力する。これにより、初期タイミング設定回路１５は、レジスタ１３に、初期化受付開始時間Ｔ４とは異なる初期化受付開始時間の次回値Ｔ５をセットする。

ここで、初回の計時動作中と同様に、アクセス監視回路１４は、初期化受付開始時間Ｔ３の満了前にレジスタ１３に対するＣＰＵ２０のリード・ライトアクセスがあった場合、若しくは、初期化受付開始時間Ｔ３の満了前にレジスタ１３に対するＣＰＵ２０のリード・ライトアクセスがなく且つ初期化受付開始時間Ｔ３の満了後、初期化受付期間内にＣＰＵ２０のリード・ライトアクセスがなかった場合はタイマ回路１１に初期化信号を出力しない。つまり、この場合、リセット時間Ｔ_{ＲＥＳＥＴ}の満了後にＣＰＵ２０はリセットされる。

以降、上記のようなタイマ回路１１の初期化動作が繰り返されることにより、ＣＰＵ２０の暴走が監視されることになる。

以上のように、本実施形態に係るＣＰＵ暴走監視システムによれば、タイマ回路１１の計時動作毎に、ＣＰＵ暴走監視回路１０とＣＰＵ２０との間で取り決めた初期化動作タイミング（つまり初期化受付開始時間）に従って、ＣＰＵ２０によるアクセス動作及びＣＰＵ暴走監視回路１０によるアクセス監視動作が行われるので、一定周期でレジスタ１３に対するリードアクセス及びライトアクセスをループしてしまうような暴走状態が発生した場合には、ＣＰＵ暴走監視回路１０とＣＰＵ２０との間で取り決めた初期化動作タイミングが守られないことになり、正確にＣＰＵ２０の暴走状態を検知することが可能となる。

なお、図２に示すように、初期化受付開始時間（Ｔ１、Ｔ２、Ｔ３・・・）は、タイマ回路１１による計時動作開始から所定時間（図２では最短受付開始時間Ｔ_ＭＩＮ）以上の長さであって、且つ予め規定された最長時間（図２ではＴ_ＭＡＸ）内に、初期化受付期間（初期化受付開始時間の満了後からＣＰＵ２０によるリードアクセス及びライトアクセスが完了するまでの期間（ｔ３−ｔ２、ｔ５−ｔ４、ｔ７−ｔ６））が終了するような時間に設定することが好ましい。このように初期化受付開始時間を設定する理由は、最短受付開始時間Ｔ_ＭＩＮ以内の期間ではＣＰＵ２０が他の演算処理や制御処理を実行する必要があるためであり、また、ＣＰＵ２０が正常動作しているにも拘わらず誤ってリセットされることを防ぐためである。

さらに、図２に示すように、初期化受付開始時間は、少なくとも今回の初期化受付期間（例えばｔ７−ｔ６）と前回の初期化受付期間（例えばｔ５−ｔ４）とに重なる部分が無いように設定することがより好ましい。このように設定することにより、タイマ回路１１の計時動作毎に、ＣＰＵ暴走監視回路１０とＣＰＵ２０との間で取り決める初期化動作タイミングのランダム傾向が強くなり、より精度良くＣＰＵ２０の暴走状態を検知することが可能となる。

〔画像形成装置〕
続いて、本実施形態に係る画像形成装置について説明する。
図３は、本実施形態に係る画像形成装置１００の機能ブロック図である。本実施形態に係る画像形成装置１００は、例えばコピー機及びプリンタの機能を有する複合機であり、ＣＰＵ暴走監視回路１０、ＣＰＵ２０、ＲＯＭ(Read Only Memory)３０、ＲＡＭ(Random Access Memory)３１、各種センサ群３２、用紙搬送部３３、原稿読取部３４、画像データ記憶部３５、画像形成部３６、操作表示部３７及び通信Ｉ／Ｆ部３８を備えている。なお、符号２００は、外部から画像形成装置１００へ印刷指示するためのＰＣ(Personal Computer)である。

ＣＰＵ暴走監視回路１０は、ＣＰＵ２０の暴走状態を監視するものであり、図１で説明したものと同様であるので詳細な説明は省略する。ＣＰＵ２０は、ＲＯＭ３０に記憶されている制御プログラムや、各種センサ群３２から入力される検出信号、画像データ記憶部３５に記憶されている画像データ、操作表示部３７から入力される操作信号、通信Ｉ／Ｆ部３８を介してＰＣ２００から受信した印刷指示信号及び印刷用画像データに基づいて、画像形成装置１００内部の各機能部を統合制御するものである。

なお、このＣＰＵ２０は、図１で説明したように、内部にタイマを有しており、ＣＰＵ暴走監視回路１０におけるアクセス監視回路１４から入力されるタイマスタート信号に同期して計時動作を行う機能を有しており、今回のタイマ回路１１の計時動作中において、前回のタイマ回路１１の計時動作中にレジスタ１３に対するリードアクセスによって取得した初期化受付開始時間が満了した後に今回のレジスタ１３に対するリードアクセス及びライトアクセスを実行する。

ＲＯＭ３０は、ＣＰＵ２０で使用される制御プログラムやその他のデータを記憶する不揮発性メモリである。ＲＡＭ３１は、ＣＰＵ２０が制御プログラムを実行して各種動作を行う際に、データの一時保存先に用いられるワーキングメモリである。各種センサ群３２は、例えば用紙切れ検出センサや、用紙位置検出センサ、温度センサ等の画像形成動作に必要な各種センサから構成されており、各センサで検出した各種の情報を検出信号としてＣＰＵ２０に出力する。用紙搬送部３３は、図示しない用紙トレイに収納されている用紙を画像形成部３６に搬送するための搬送ローラ及び搬送ローラ駆動用のモータや、画像形成処理後の用紙を図示しない排紙トレイに搬送するための搬送ローラ及び搬送ローラ駆動用のモータなどから構成されている。

原稿読取部３４は、ＣＰＵ２０の制御の下、原稿トレイにセットされた原稿を所定の原稿読取位置に自動搬送するＡＤＦ(Auto Document Feeder)や、原稿読取位置に搬送される原稿の画像を読み取るイメージセンサユニットから構成されている。さらに、イメージセンサユニットは、原稿に対して照明光を照射する光源と、その照明光の反射光を受光してアナログ電圧信号に変換する光電変換素子（例えばＣＣＤ(Charge Coupled Device)素子）と、アナログ電圧信号をデジタル変換することにより、読み取った原稿の画像データを生成する画像データ生成部とから構成されている。

画像データ記憶部３５は、例えばフラッシュメモリであり、ＣＰＵ２０の書き込み要求に応じて原稿読取部３４で生成された画像データを記憶する一方、ＣＰＵ２０の読み出し要求に応じて記憶している画像データをＣＰＵ２０に出力する。画像形成部３６は、ＣＰＵ２０の制御の下、画像データ記憶部３５に記憶されている画像データやＰＣ２００から受信した印刷用画像データに基づいて、用紙搬送部３３から搬送される用紙にトナー像を転写し、当該トナー像の定着処理（画像形成）を行う。

操作表示部３７は、例えばタッチパネルによって構成されており、ＣＰＵ２０の制御の下、各種操作キーや各種情報を報知する画面を表示すると共に、タッチパネル上に表示される各種操作キーの操作入力情報を操作信号としてＣＰＵ２０に出力する。通信Ｉ／Ｆ部３８は、画像形成装置１００（詳しくはＣＰＵ２０）と外部のＰＣ２００との間で通信を行うためのインタフェースであり、ＬＡＮ(Local Area Network)等のネットワークによってＰＣ２００と接続されている。

なお、上記実施形態では、ＣＰＵ暴走監視回路１０の監視対象として複合機である画像形成装置１００のＣＰＵ２０を挙げて説明したが、この他、様々な装置に設けられているＣＰＵの暴走を監視するためにＣＰＵ暴走監視回路１０を用いることができる。

本発明の一実施形態に係るＣＰＵ暴走監視システムのブロック構成図である。 本発明の一実施形態に係るＣＰＵ暴走監視システムの動作説明図である。 本発明の一実施形態に係る画像形成装置１００の動作に関する説明図である。

符号の説明

１００…画像形成装置、１０…ＣＰＵ暴走監視回路、１１…タイマ回路、１２…リセット信号出力回路、１３…レジスタ、１４…アクセス監視回路、１５…初期化タイミング設定回路、２０…ＣＰＵ(Central Processing Unit)、３０…ＲＯＭ(Read Only Memory)、３１…ＲＡＭ(Random Access Memory)、３２…各種センサ群、３３…用紙搬送部、３４…原稿読取部、３５…画像データ記憶部、３６…画像形成部、３７…操作表示部、３８…通信Ｉ／Ｆ部、２００…ＰＣ(Personal Computer)

Claims (3)

1. 予め設定されたリセット時間の計時動作を行い計時状態を示す計時状態信号を出力する一方、計時動作終了時には計時終了信号を出力すると共に、初期化信号の入力を受けた場合に前記計時動作を初期化するタイマ回路と、
   前記タイマ回路から前記計時終了信号が出力された場合にリセット信号をＣＰＵに出力するリセット信号出力回路と、
   前記タイマ回路の計時動作開始から当該計時動作の初期化の受付を開始するまでの時間を規定する初期化受付開始時間を保持するための保持回路と、
   前記タイマ回路から出力される計時状態信号を基に前記タイマ回路の計時状態を把握する機能を有し、前記タイマ回路の計時動作開始後、前回の計時動作時に前記保持回路から読み出した初期化受付開始時間の満了前に前記保持回路から次回の初期化受付開始時間を読み出す一方、前回の計時動作時に前記保持回路から読み出した初期化受付開始時間の満了前に前記保持回路に対するＣＰＵのリードアクセス及び指定データのライトアクセスがなかった場合、且つ前記初期化受付開始時間の満了後に前記リードアクセス及びライトアクセスがあった場合に、前記タイマ回路に初期化信号を出力すると共に、前記ＣＰＵによる前記リードアクセス及びライトアクセスが正常に完了したことを通知するための信号を出力するアクセス監視回路と、
   前記アクセス監視回路から前記ＣＰＵによる前記リードアクセス及びライトアクセスが正常に完了したことを通知するための信号が入力された場合に、前回値と異なるように前記初期化受付開始時間を設定して前記保持回路にセットする初期化タイミング設定回路と、
   を備えることを特徴とするＣＰＵ暴走監視回路。
2. ＣＰＵと、
   請求項１記載のＣＰＵ暴走監視回路と、を具備し、
   前記ＣＰＵは、今回の前記タイマ回路の計時動作中において、前回の前記タイマ回路の計時動作中に前記保持回路に対するリードアクセスによって取得した初期化受付開始時間が満了した後に今回の前記保持回路に対するリードアクセス及びライトアクセスを実行することを特徴とするＣＰＵ暴走監視システム。
3. 用紙に画像を形成する画像形成部と、
   前記画像形成部を制御するＣＰＵと、
   請求項１記載のＣＰＵ暴走監視回路と、を具備し、
   前記ＣＰＵは、今回の前記タイマ回路の計時動作中において、前回の前記タイマ回路の計時動作中に前記保持回路に対するリードアクセスによって取得した初期化受付開始時間が満了した後に今回の前記保持回路に対するリードアクセス及びライトアクセスを実行することを特徴とする画像形成装置。

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