JPH04182745A - Ｃｐｕの暴走検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセ、ソサ（ＭＰＵ）を含むＣＰＵ
　（中央処理装置）の暴走検出回路に関する。

〔従来の技術〕

従来、ＣＰＵの暴走検出回路としては、クロ、ｙり入力
に従って一定時間を計時しタイムアツプしたときにＣＰ
Ｕのリセット信号または割込信号を出力するタイマー回
路を設け、ＣＰＵが実行するプログラムにタイマー回路
がタイムア、ツブする以前にタイマー回路をリセ、ソト
する命令を組込んでおくものがある。

しかし、ＣＰＵが暴走したときにはタイマー回路をリセ
ットする命令が実行されなし・と（・うことは不明であ
るから、この検出回路では暴走を検出できない場合があ
る。このような問題を解決するために１ステップ以上の
命令で一つの鍵を作り、その鍵を用いた回路も多く使用
されてし・る。第２図にその一例を示す。この回路は、
上記タイマー回路に、アンドケート２〜５及びＤ形フリ
ップフロップ（ＦＦ）６で構成される順序監視回路と、
出力回路としてのオアゲート７とを付加した構成となっ
ている。この回路において検出対象たるＣＰＵが実行す
るプロクラムにはリード動作に関する命令としてＩＮ命
令がライト動作に関する命令としてＯＵＴ命令が組み込
まれており、その順序はＩＮ命令がＯＵＴ命令に先行し
、かつＯＵＴ命令のみが単独で存在することがないよう
になっている。

ＣＰＵが正常に動作している場合のこの回路は次のよう
に動作する。ＦＦ６は初期状態ではＱ出力すは°゛０″
、Ｑの反転出力Ｃは１′′である。

まず、ＣＰＵがＩＮ命令を実行し、リードノくルス入力
端子８にリードパルスを、チ、ツブセレクト入力端子９
にチップセレクト信号をそれぞれ印加し、それらをアク
ティブにすると、アンドゲート２の出力ａがアクティブ
になりＦＦ６の出力の状態が反転する。そして、タイマ
ー回路１がタイムアツプする以前にＣＰＵがＯＵＴ命令
を実行し、ライトパルス入力端子１０にライトパルスを
、チップセレクト入力端子９にチップセレクト信号をそ
れぞれ印加し、それらをアクティブにする。すると、ア
ンドゲート３の出力ｅがアクティブになり、ＦＦ６の出
力Ｃがアクティブなのてアントゲート４の出力ｇはアク
ティブとなる。その結果、５４７〜回路１はリセットさ
れタイムアツプ信号りを出力することがない。この時、
ＦＦ６？出力すがノンアクティブなので、アントゲート
５の出力ｆはノンアクティブのままである。そして、Ｏ
ＵＴ命令の実行終了時にはライトパルス入力端子１０に
印加されたライトパルス信号ｄの立上がりによってＦＦ
６の出力す、ｃはそれぞれ“０°“、“１”と元の状態
に戻る。ところが、ＣＰＵがＩＮ命令を実行しないで、
ＯＵＴ命令のみを実行した場合、ＦＦ６のＱ出力すは“
０”であるので、アンドゲート５では入力信号す及びｅ
が共に“０″であるから、その出力ｆはアクティブとな
る。これにより、検出信号ｆを発生し、その信号はオア
ゲート７を通してＣＰＵ！Ｊセット出力端子１１に出力
することになる。

要するに、この従来の暴走検出回路はＩＮ命令が１つの
鍵になっていて、このＩＮ命令により鍵を開いてタイマ
ー回路１がＣＰＵにリセットをかけることをＯＵＴ命令
によって阻止するようにしたものである。

〔発明が解決しようとする課題〕

しかしながら、上述した従来の暴走検出回路は、鍵を開
いてから閉じるまでの間に割り込みが入ることを考慮し
割り込み処理プログラム内で鍵を閉じないようにするか
、鍵を開く前に割り込みを禁止しておく等、プログラム
を作成する際に常に鍵を意識していなければならないし
、またそれだけプログラムのステップ数が増してプログ
ラムの処理時間にも影響を与えるという欠点がある。

また、鍵を開いてからデータをセットするために少なく
ともｌ命令必要であり、その間に暴走した場合は検出す
るまでに時間がかかり、ＣＰＵを用いた装置をわずかで
はあるが危険な状態に陥らせるという欠点がある。

本発明は、このような問題に鑑みなされたもので、その
目的は、プログラムに負荷をかけずＣＰＵの暴走を迅速
かつ確実に検出できるＣＰＵの暴走検出回路を提供する
ことにある。

〔課題を解決するための手段〕゛ 本発明のＣＰＵの暴走検出回路は、リセット信号入力を
受けて初期化され一定周期でタイムアツプ信号を発生す
るタイマー手段と：　ＣＰＵが実行する命令を監視し特
定の命令を実行したときにパルスを発生する命令監視手
段と；前記パルスから１命令分の窓を開く１命令窓発生
手段と；前記ＣＰＵがライト動作を実行したとき前記窓
が開か八ているかを監視し、前記窓が開かれていれば前
記タイマー手段にリセット信号を与え、前記窓が開かれ
ていなければ暴走とみなして検出信号を発生するプログ
ラム監視手段と；前記タイムアツプ信号と前記検出信号
のいずれかを前記ＣＰＵに対して出力する出力手段と；
前記窓が開いている間割り込みを禁止する割り込み禁止
手段とを備えている。

〔作用〕

次に、本発明の詳細な説明する。

本発明の検出対象たるＣＰＵは、ある特定の命令を実行
した直後にライト動作を実行するものである。

本発明では、ＣＰＵの実行する命令を監視して特定の命
令を実行した直後にライト動作が実行されたときはタイ
マー回路をリセットすることを繰り返して行ないタイム
アツプ信号が出力されないようにする。

一方、特定の命令を実行せずに、または特定の命令を実
行後他の命令を実行した後に、ライト動作が実行された
ときは、検出信号を発生し、その結果タイムアツプ信号
と検出信号のいずれか先に発生した信号をＣＰＵに対し
て出力する。ＣＰＵはこの出力信号をリセット信号また
は割り込み信号として受けて初期化等適切な処理を実行
することになる。

〔実施例〕

以下、本発明について図面を参照して説明する。

第１図は本発明の一実施例の回路図である。本発明のＣ
ＰＵの暴走検出回路は、第２図に示した従来例回路のア
ンドケート２とＦＦ６とのかわりに、命令監視回路１５
と、■命令窓発生回路１６とを付加し、割り込み制御を
するため、割り込み禁止回路であるアンドゲート１８と
、割り込み入力端子１７と、ＣＰ’Ｕ割り込み出力端子
１９とを付加した構成となっている。

データバス１４は命令監視回路１５の入力端子に接続さ
れ、命令監視回路１５の出力端子は１命令窓発生回路１
６の入力端子に接続される。割り込み入力端子１７はア
ンドゲート１８の一方の入力端子に接続され、アンドゲ
ート１８の出力端子はＣＰｔＪ割り込み出力端子に接続
される。チップセレクト入力端子９とライトパルス入力
端子１０とはそれぞれアンドゲート３の入力端子に接続
され、アンドゲート３の出力端子はアンドゲート４．５
のそれぞれの一方の入力端子に接続される。

１命令窓発生回路１６では、Ｑ出力すがアントゲ−）１
８．５のそれぞれの他方の入力となり、Ｑの反転出力Ｃ
がアンドゲート４の他方の入力となっている。アンドゲ
ート４の出力端子はタイマー回路ｌのリセット端子に接
続され、アントゲート５の出力端子はオアゲート７の一
方の入力端子に接続される。タイマー回路１のタイムア
ツプ信号りを出力するキャリー出力端子はオアゲート７
の他方の入力端子に接続され、オアゲート７の圧力端子
はＣＰＵ！、１セツト出力端子１１に接続されている。

なお、本実施例回路は負論理で動作するものである。

次に、動作を説明する。

本発明の検出対象たるＣＰＵが実行するプログラムには
、ある特定の命令、ここではレジスタ間移動命令の内、
本来あまり意味を持たない同じレジスタへの移動命令が
、ライト動作に関する命令としてＯＵＴ命令が組み込ま
れており、その順序は移動命令がＯＵＴ命令に先行し、
かつＯＵＴ命令のみが単独で存在することがないように
なっている。従って、ＣＰＵは通常の場合、まず定めら
れた移動命令を実行しこの命令に該当する命令コードを
データバス１４に出力する。命令監視回路１５は前記命
令コードを解読し、判定結果出力ａをアクティブにする
。そして、その後にＯＵＴ命令を実行しライトパルス入
力端子１０にライトパルスを、チップセレクト入力端子
９にチップセレクト信号をそれぞれ印加し、それらをア
クティブにする。このとき、命令監視回路１５はＯＵＴ
命令を受は判定結果出力ａをノンアクティブにするが、
先の移動命令によりアクティブ状態であった判定結果出
力ａは１命令窓発生回路１６で１命令実行時間分だけ保
持される。

そこで、ＣＰＵが正常に動作している場合の本回路は次
のように動作する。１命令窓発生回路１６は初期状態で
はＱ出力すは“′Ｏ″、Ｑの反転出力Ｃは“′１”であ
る。まず、ＣＰＵが特定の移動命令を実行しデータバス
１４にその命令コードを出力すると、命令監視回路１５
は判定結果出力ａをアクティブにし、その結果ｌ命令窓
発生回路の出力状態が反転する。その直後にＣＰＵがＯ
ＵＴ命令を実行し、ライトパルス入力端子１０とチップ
セレクト入力端子９をアクティブにする。すると、アン
ドゲート３の出力ｅがアクティフになり、号令窓発生回
路１６の出力Ｃかアクティブなので、アンドゲート４の
出力ｇはアクティフとなる。この時、■命令窓発生回路
の出力すがノンアクティブなので、アンドゲート５の出
力ｆはノンアクティブのままである。そして、ＯＵＴ命
令の実行終了時には１命令窓発生回路１６の出力すと同
Ｃはそれぞれ“０”、′１”と元の状態に戻る。

以上の動作はタイマー回路１がタイムアツプする以前に
繰り返し行われ、タイマー回路１はその計時途中でリセ
ットされることが繰り返され、タイムアツプ信号りを出
力することがない。

ところが、ＣＰＵが、暴走等により、特定の命令を実行
しないでＯＵＴ命令のみを実行した場合、■命令窓発生
回路１６のＱ出力すは°“０″であるのてアンドゲート
５の出力ｆはアクテイフとなり検出信号ｆを発生する。

又、特定の命令もＯＵＴ命令も実行されない場合、タイ
マー回路１は計時動作を続はタイムア、ツブ信号りを出
力する。従って、オアケート７はタイムアンプ信号りま
たは検出信号ｆのいずれか先に発生したものをＣＰｔＪ
！Ｊセット出力端子１１へ出力すること番こなる。

なお、第１図において、チップセレクト入力端子９をメ
モリアドレスセレクト入力端子として用し・メモリのラ
イトもしくはり−Ｆで実施しても良く、また、リセット
出力端子１１をＣＰＵへの割り込み出力端子としてＣＰ
Ｕを割り込み制御するように実施しても良いことは勿論
である。

〔発明の効果〕 以上説明したように、本発明のＣＰＵの暴走検出回路に
よれは、ある特定の命令とライト動作に関する命令とを
連続して組み込んだプログラムをＣＰＵに実行させてそ
の実行順序を監視し、実行順序が正しくないことを検出
したときは検出信号またはタイマー回路のタイムアツプ
信号のいずれか先に発生したものを出力するようにした
のて、ＣＰＵの暴走を迅速かつ確実に検出できる。ここ
に、プロクラムに付加する命令はある特定の命令１命令
のみで、この命令も前述したようにごく単純な命令に定
めればプロクラムの処理時間に与える影響は非常に軽微
である。しかも命令監視回路や１命令窓発生回路やプロ
クラム監視回路など本発明に用いた回路は簡単な論理回
路で構成できるのて、総じて安価に構成できる効果があ
る。

また、本発明ではプロクラムの命令とライト動作の手順
のみを監視し、ＣＰＵのデータバス上のデータを利用す
るものてはないから、データバスは他に利用できる。従
って、例えばむやみにアクセスしてはならない出力ポー
トと同じアドレスを本発明回路に割り当てれば、暴走を
検出するまでの間、そのポートを誤動作から完全に保護
することが可能となる顕著な効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は従来のＣ
ＰＵの暴走検出回路の回路図である。 １・・・・・・タイマー回路、２〜５，１８・・・・・
アンドケート、６・・・・Ｄ計フリップフロップ（ＦＦ
）、７・・・・・・オアゲート、８・・・・・リードパ
ルス入力端子、９・・・・・・チップセレクト入力端子
、１０・・・・・ライトパルス入力端子、１１・・・・
・・ＣＰＵリセット出力端子、１２・・・・・・クロッ
ク入力端子、１４・・・・データバス、１５・・・・・
・命令監視回路、１６・　・１命令窓発生回路、１７・
・・・・・割り込み入力端子、１９・・・・・ＣＰＵ割
り込み出力端子。 代理人　弁理士　　内　原　′　６ ・冥　′７ ／：”：、 り乍７−昭

Claims (1)

【特許請求の範囲】
1. 　リセット信号入力を受けて初期化され一定周期でタイ
   ムアップ信号を発生するタイマー手段と；ＣＰＵが実行
   する命令を監視し特定の命令を実行したときにパルスを
   発生する命令監視手段と；前記パルスから１命令分の窓
   を開く１命令窓発生手段と；前記ＣＰＵがライト動作を
   実行したとき前記窓が開かれているかを監視し、前記窓
   が開かれていれば前記タイマー手段にリセット信号を与
   え、前記窓が開かれていなければ暴走とみなして検出信
   号を発生するプログラム監視手段と；前記タイムアップ
   信号と前記検出信号のいずれかを前記ＣＰＵに対して出
   力する出力手段と；前記窓が開いている間割り込みを禁
   止する割り込み禁止手段とを備えていることを特徴とす
   るＣＰＵの暴走検出回路。