JPS60138625A - Ｃｐｕリセツト回路 - Google Patents
Ｃｐｕリセツト回路Info
- Publication number
- JPS60138625A JPS60138625A JP58244456A JP24445683A JPS60138625A JP S60138625 A JPS60138625 A JP S60138625A JP 58244456 A JP58244456 A JP 58244456A JP 24445683 A JP24445683 A JP 24445683A JP S60138625 A JPS60138625 A JP S60138625A
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- JP
- Japan
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- cpu
- signal
- reset
- counter
- output
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
・ 本発明は、マイクロプロセッサ等の中央処理装置（
’ＣＰ Ｕ ’）のリセット回路に関し、特に電源瞬断
、電源立上り不良またはプログラム暴走等によりＣＰＵ
が動作を停止したときこのＣＰＵを自動的にリセット再
始動できるようにしたＣＰＵリセット回路に関する。
’ＣＰ Ｕ ’）のリセット回路に関し、特に電源瞬断
、電源立上り不良またはプログラム暴走等によりＣＰＵ
が動作を停止したときこのＣＰＵを自動的にリセット再
始動できるようにしたＣＰＵリセット回路に関する。
（発明の背景）
最近、マイクロプロセッサ等のＣＰＵが、マイコンやパ
ソコンは言うまでもなく、ゲーム機、家電製品および自
動販売機等から産業用ロボットに至るまで広範に用いら
れている。このようなＣＰＵを用いた機器（以下、ＣＰ
Ｕ装置という）は、電源投入時、ＣＰＵのプログラムカ
ウンタ等を初期状態にリセットすることにより、正常に
動作させることができる。
ソコンは言うまでもなく、ゲーム機、家電製品および自
動販売機等から産業用ロボットに至るまで広範に用いら
れている。このようなＣＰＵを用いた機器（以下、ＣＰ
Ｕ装置という）は、電源投入時、ＣＰＵのプログラムカ
ウンタ等を初期状態にリセットすることにより、正常に
動作させることができる。
第１図は、このようなＣＰＵ装置のリセット回−路部分
を示す。同図において、動作電源Ｖｃｃ投人後人後ＰＵ
１は、各部分が直ちに動作可能な状態となるが、リセッ
ト回路２のコンデンサＣ１によってリセット端子Ｒ８Ｔ
の電圧が論理レベルＬＬ ＯＩ＋に保持されるためプロ
グラムの実行を禁止されている。なお、この場合、プロ
グラムカウンタ等の初期化も行なわれている。このコン
デンサＣ１は抵抗Ｒ１を介して充電されるが、その端子
電圧従ってＣＰＵ１のリセット端子Ｒ８Ｔ電圧が所定の
閾値を超え論理レベル゛１″になると、ｃｐｕ ｉはプ
ログラムの最初から実行を開始する。ダイオードＤ１は
、電源断時、コンデンサＣ１を速やかに放電（リセット
）するためのものであり、これにより、電源再投入の際
のＣＰＵリセッ１へ動作をより確実にしている。
を示す。同図において、動作電源Ｖｃｃ投人後人後ＰＵ
１は、各部分が直ちに動作可能な状態となるが、リセッ
ト回路２のコンデンサＣ１によってリセット端子Ｒ８Ｔ
の電圧が論理レベルＬＬ ＯＩ＋に保持されるためプロ
グラムの実行を禁止されている。なお、この場合、プロ
グラムカウンタ等の初期化も行なわれている。このコン
デンサＣ１は抵抗Ｒ１を介して充電されるが、その端子
電圧従ってＣＰＵ１のリセット端子Ｒ８Ｔ電圧が所定の
閾値を超え論理レベル゛１″になると、ｃｐｕ ｉはプ
ログラムの最初から実行を開始する。ダイオードＤ１は
、電源断時、コンデンサＣ１を速やかに放電（リセット
）するためのものであり、これにより、電源再投入の際
のＣＰＵリセッ１へ動作をより確実にしている。
ところで、このようなＣＰＵ装置においては、電源瞬断
、電源スィッチのチャタリングまたは電源立上り不良等
、リセット回路２のコンデンサＣ１が充分放電されない
うちに電源ＶＣＣが再投入されると、ｃｐｕｉがこれら
の電源瞬断等による外乱を受けたままリセットされず、
プログラムが暴走して、外見上、動作が停止するという
不都合があった。また、ＣＰＵ自体も外部ノイズまたは
プログラムのバグ等によりプログラム暴走を生じて動作
を停止する場合があるが、従来のリセット回路では、こ
のような動作停止に対処できないという不都合があった
。
、電源スィッチのチャタリングまたは電源立上り不良等
、リセット回路２のコンデンサＣ１が充分放電されない
うちに電源ＶＣＣが再投入されると、ｃｐｕｉがこれら
の電源瞬断等による外乱を受けたままリセットされず、
プログラムが暴走して、外見上、動作が停止するという
不都合があった。また、ＣＰＵ自体も外部ノイズまたは
プログラムのバグ等によりプログラム暴走を生じて動作
を停止する場合があるが、従来のリセット回路では、こ
のような動作停止に対処できないという不都合があった
。
（発明の目的）
本発明の目的は、上述の従来形にお【プる問題点に鑑み
、ＣＰＵリセット回路において、制御プログラムにより
ＣＰＵから一定のサイクルごとに特定の信号を発生させ
、この特定信号を監視するとともにこの信号がなくなっ
た場合はＣＰＵに自動的にリセットを掛は再始動させる
という構想に基づき、電源瞬断、電源立上り不良または
プログラム暴走等によるＣＰＵの動作停止を防止するこ
とにある。
、ＣＰＵリセット回路において、制御プログラムにより
ＣＰＵから一定のサイクルごとに特定の信号を発生させ
、この特定信号を監視するとともにこの信号がなくなっ
た場合はＣＰＵに自動的にリセットを掛は再始動させる
という構想に基づき、電源瞬断、電源立上り不良または
プログラム暴走等によるＣＰＵの動作停止を防止するこ
とにある。
（発明の構成）
上記目的を達成するため本発明のリセット回路は、ＣＰ
Ｕから送出される信号のうち特定の信号を検出する手段
と、この信号検出手段から送出される検出信号の間隔が
所定の時間を超えたどき上記ＣＰＵにリセット信号を送
出する計時手段とを具備することを特徴とする。
Ｕから送出される信号のうち特定の信号を検出する手段
と、この信号検出手段から送出される検出信号の間隔が
所定の時間を超えたどき上記ＣＰＵにリセット信号を送
出する計時手段とを具備することを特徴とする。
（発明の効果）
以上のように構成された本発明によると、ＣＰＵの制御
プログラム中の随所に、このＣＰＵが制御プログラム実
行中は所定時間以内ごとに必ず特定の信号を発生するよ
うな命令または命令列をこの制御プログラム中の随所に
適宜挿入しておけば、本発明のリセット回路がこの特定
信号を常時監視するとともにこの信号がなくなった場合
は電源投入時以外であってもＣＰＵに自動的にリセツ１
〜を掛けるようにしたため、電源瞬断、電源立上り不良
またはプログラム暴走等によるＣＰＵの動作停止に対し
て、ＣＰＵを自動的に再始動させることができる。なお
、リセット回路としての汎用性を持たせるためには、上
記命令または命令列は、このＣＰＵが制御する装置の動
作に影響を与えないようなものを使用する必要があり、
かつ通常の制御プログラム中では用いられないようなも
のを使用することが望ましい。しかし、個々の装置につ
いては、上記特定信号を発生させるための命令または命
令列を挿入する代りに、その装置が所定時間以内ごとに
必ず実行する命令に関わる信号を特定信号として検出す
るようにしてもよい。
プログラム中の随所に、このＣＰＵが制御プログラム実
行中は所定時間以内ごとに必ず特定の信号を発生するよ
うな命令または命令列をこの制御プログラム中の随所に
適宜挿入しておけば、本発明のリセット回路がこの特定
信号を常時監視するとともにこの信号がなくなった場合
は電源投入時以外であってもＣＰＵに自動的にリセツ１
〜を掛けるようにしたため、電源瞬断、電源立上り不良
またはプログラム暴走等によるＣＰＵの動作停止に対し
て、ＣＰＵを自動的に再始動させることができる。なお
、リセット回路としての汎用性を持たせるためには、上
記命令または命令列は、このＣＰＵが制御する装置の動
作に影響を与えないようなものを使用する必要があり、
かつ通常の制御プログラム中では用いられないようなも
のを使用することが望ましい。しかし、個々の装置につ
いては、上記特定信号を発生させるための命令または命
令列を挿入する代りに、その装置が所定時間以内ごとに
必ず実行する命令に関わる信号を特定信号として検出す
るようにしてもよい。
（実施例の説明）
以下、図面を用いて本発明の詳細な説明する。
なお、従来例と共通または対応する部分については同一
の符号で表わす。
の符号で表わす。
第２図は、本発明の１実施例に係るＣＰＵ装置のリセッ
ト回路部分の構成を示づ。同図の装置は、第１図のもの
に対し、ＣＰＵ１の指定するアドレスが特定のアドレス
に一致したとき一致信号を発生するアドレスデコーダ３
、アドレスデコーダ３からの一致信号とＣＰＵ１からの
書込信号との論理積を出力するアンド回路４、クロック
パルスジェネレータ５、アンド回路４の論理積出力によ
りクリアされるとともにクロックパルスジェネレータ５
からのクロックパルスを計数し計数値が第１υ設定値を
超えてから第２の設定値に達するまで０間、出力Ｑ＝’
“０″を発生するカウンタ６およびカウンタ６からの出
力Ｑ＝”Ｏ”と電源投入時用リセット回路２からの信号
゛０″とのうち少なくとも一方が入力したときＣＰＵ１
のリセット端子Ｒ８Ｔにレベル゛０″のリセット信号を
送出する負論理和回路７を付加したものである。
ト回路部分の構成を示づ。同図の装置は、第１図のもの
に対し、ＣＰＵ１の指定するアドレスが特定のアドレス
に一致したとき一致信号を発生するアドレスデコーダ３
、アドレスデコーダ３からの一致信号とＣＰＵ１からの
書込信号との論理積を出力するアンド回路４、クロック
パルスジェネレータ５、アンド回路４の論理積出力によ
りクリアされるとともにクロックパルスジェネレータ５
からのクロックパルスを計数し計数値が第１υ設定値を
超えてから第２の設定値に達するまで０間、出力Ｑ＝’
“０″を発生するカウンタ６およびカウンタ６からの出
力Ｑ＝”Ｏ”と電源投入時用リセット回路２からの信号
゛０″とのうち少なくとも一方が入力したときＣＰＵ１
のリセット端子Ｒ８Ｔにレベル゛０″のリセット信号を
送出する負論理和回路７を付加したものである。
次に、第１図の装置の動作を説明する。
この装置において、電源投入時は、電源投入時用リセッ
ト回路２のコンデンサＣ１の端子電圧または論理レベル
出力が負論理和回路７を介してＣＰＵ１のリセット端子
Ｒ８Ｔに印加されることを除いては、第１図の装置と同
様にＣＩ） ＬＪ １のリセットおよび始動が行なわれ
る。
ト回路２のコンデンサＣ１の端子電圧または論理レベル
出力が負論理和回路７を介してＣＰＵ１のリセット端子
Ｒ８Ｔに印加されることを除いては、第１図の装置と同
様にＣＩ） ＬＪ １のリセットおよび始動が行なわれ
る。
ところで、第２図の装置においては、ＣＰＵ １の制御
プログラム中の随所に特定のアドレスへのデータロ込命
令例えばＳ ＨＬ Ｄ ｎｎ ［８０８０系、ｎｎは動
作停止検出用に設定されたエリア（または書込不可能な
読出専用エリアでもよい）］が挿入されている。このた
め、このＣＰＵ１は、制御プログラム実行中、上記デー
タ書込命令を必ず所定時間以内ごとに実行し、従ってＣ
ＰＵ１はアドレスポートに上記特定アドレスデータｎｎ
を、かっ出込／読出端子Ｗ／Ｒにレベル゛１″を出力す
る。
プログラム中の随所に特定のアドレスへのデータロ込命
令例えばＳ ＨＬ Ｄ ｎｎ ［８０８０系、ｎｎは動
作停止検出用に設定されたエリア（または書込不可能な
読出専用エリアでもよい）］が挿入されている。このた
め、このＣＰＵ１は、制御プログラム実行中、上記デー
タ書込命令を必ず所定時間以内ごとに実行し、従ってＣ
ＰＵ１はアドレスポートに上記特定アドレスデータｎｎ
を、かっ出込／読出端子Ｗ／Ｒにレベル゛１″を出力す
る。
ＣＰＵリセット回路において、ｃｐｕｉの正常動作時は
上記特定アドレスデータｎｎと書込信号Ｗ−″１′′と
からなる特定信号が発生する度にアドレスデコーダ３が
一致信号” １ ”を発生し、アンド回路４がこの一致
信号１１１ ＩＩと書込信号Ｗ−“１″との論理積をカ
ウンタ６にクリア信号ＣＬ＝ ” １ ”として送出す
る。従って、カウンタ６の出力Ｑはレベル゛１″に保持
されている。
上記特定アドレスデータｎｎと書込信号Ｗ−″１′′と
からなる特定信号が発生する度にアドレスデコーダ３が
一致信号” １ ”を発生し、アンド回路４がこの一致
信号１１１ ＩＩと書込信号Ｗ−“１″との論理積をカ
ウンタ６にクリア信号ＣＬ＝ ” １ ”として送出す
る。従って、カウンタ６の出力Ｑはレベル゛１″に保持
されている。
次に、ｃｐｕｉの停止またはプログラムの暴走があった
場合、このＣＰＵＩからの上記特定信号がなくなる。こ
のため、カウンタ６はクリアされることなくクロックパ
ルスジェネレータ５がらのクロックパルスを割数し、予
め設定された計数値を超えてからさらに第２の計数値例
えばカウンタ６の最大層数値を超えるまでの間、出力頁
−“ｏ″を発生する。この出カル−“０″は負論理和回
路（正論理アンド回路）７を介してＣＰＵ１のリセット
端子Ｒ８下に印加され、これによりＣＰＵ１はリセット
される。
場合、このＣＰＵＩからの上記特定信号がなくなる。こ
のため、カウンタ６はクリアされることなくクロックパ
ルスジェネレータ５がらのクロックパルスを割数し、予
め設定された計数値を超えてからさらに第２の計数値例
えばカウンタ６の最大層数値を超えるまでの間、出力頁
−“ｏ″を発生する。この出カル−“０″は負論理和回
路（正論理アンド回路）７を介してＣＰＵ１のリセット
端子Ｒ８下に印加され、これによりＣＰＵ１はリセット
される。
第３図は、第２図の装置におけるアンド回路４からのカ
ウンタクリア信号およびカウンタ６からのＣＰＵリセツ
１−信号のタイミングを示す。同図を参照して、第２図
のＣ’ＰＵ１が正常に動作しているときは、アンド回路
４は所定の周期口でカウンタクリア（ｉ Ｍを発生して
いるｈめカウンタ６は設定計数値を超えず出力Ｑ＝’“
１″である。一方、ｃｐｕｉからの特定信号がなくなっ
て周期ｔ１よりも長い所定の時間［２を経過分ると、カ
ウンタ６は設定計数値を超過して出力Ｑ−“０″となり
、ざらに時間ｔ３が経過−すると出力Ｑ ＝ ” １
”に戻る。
ウンタクリア信号およびカウンタ６からのＣＰＵリセツ
１−信号のタイミングを示す。同図を参照して、第２図
のＣ’ＰＵ１が正常に動作しているときは、アンド回路
４は所定の周期口でカウンタクリア（ｉ Ｍを発生して
いるｈめカウンタ６は設定計数値を超えず出力Ｑ＝’“
１″である。一方、ｃｐｕｉからの特定信号がなくなっ
て周期ｔ１よりも長い所定の時間［２を経過分ると、カ
ウンタ６は設定計数値を超過して出力Ｑ−“０″となり
、ざらに時間ｔ３が経過−すると出力Ｑ ＝ ” １
”に戻る。
この出力す−“Ｏ″がＣＰＵリセット信号としてＣＰＵ
１に与えられＣＰＵ１においてはリセット信号がＯ″の
期間にプログラムカウンタ等の初期化が行なわれ、リセ
ット信号が百−“１″になると同時に制御プログラム実
行が再始動される。
１に与えられＣＰＵ１においてはリセット信号がＯ″の
期間にプログラムカウンタ等の初期化が行なわれ、リセ
ット信号が百−“１″になると同時に制御プログラム実
行が再始動される。
なお、この再始動が失敗したときはｃｐｕｉから上記特
定信号が発生しないので上述の動作を繰り返し、何度も
ＣＰＵにリセット信号が与えられる。
定信号が発生しないので上述の動作を繰り返し、何度も
ＣＰＵにリセット信号が与えられる。
第１図は従来の電源投入時用リセット回路の回路構成図
、第２図は本発明の１実施例に係るＣＰＵリセット回路
の回路構成図、第３図は第２図のＣＦ）Ｕリセット回路
における各部信号のタイミングチャートである。 １・・・ＣＰＩＪ、２・・・電源投入時用リセット回路
、３・・・アドレスデコーダ、４・・・アンド回路、５
・・・クロックパルスジェネレータ、６・・・カウンタ
、７・・・負論理和回路。 特許出願人 東芝電材株式会社 代理人 弁理士 伊東辰雄 代理人 弁理士 伊東哲也 １１１２ｅｌ Ｖｃｃ １１１３図
、第２図は本発明の１実施例に係るＣＰＵリセット回路
の回路構成図、第３図は第２図のＣＦ）Ｕリセット回路
における各部信号のタイミングチャートである。 １・・・ＣＰＩＪ、２・・・電源投入時用リセット回路
、３・・・アドレスデコーダ、４・・・アンド回路、５
・・・クロックパルスジェネレータ、６・・・カウンタ
、７・・・負論理和回路。 特許出願人 東芝電材株式会社 代理人 弁理士 伊東辰雄 代理人 弁理士 伊東哲也 １１１２ｅｌ Ｖｃｃ １１１３図
Claims (1)
- 【特許請求の範囲】 １、ＣＰＵから送出される信号のうち特定の信号を検出
する手段と、この信号検出手段から送出される検出信号
の間隔が所定の時間を超えたとき上記ＣＰＬＩにリセッ
ト信号を送出する計時手段とを具備することを特徴とす
るＣＰＵリセット回路。 ２、前記計時手段がクロックパルス発生手段と、前記検
出信号によりクリアされるとともに上記クロックパルス
を計数し所定の計数値を超えると出力を発生するカウン
タとからなる特許請求の範囲第１項記載ＣＰＵリセット
回路。 ３゜前記特定の信号が特定アドレスへの書込信号である
特許請求の範囲第１または２項記載ＣＰＵリセット回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58244456A JPS60138625A (ja) | 1983-12-27 | 1983-12-27 | Ｃｐｕリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58244456A JPS60138625A (ja) | 1983-12-27 | 1983-12-27 | Ｃｐｕリセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60138625A true JPS60138625A (ja) | 1985-07-23 |
Family
ID=17118918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58244456A Pending JPS60138625A (ja) | 1983-12-27 | 1983-12-27 | Ｃｐｕリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60138625A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62106524A (ja) * | 1985-11-01 | 1987-05-18 | Clarion Co Ltd | 車載用の機器のマイクロコンピユ−タリセツト回路 |
| JPS62206686A (ja) * | 1986-03-07 | 1987-09-11 | Nec Corp | バ−コ−ドリ−ダ |
| JPH0256273U (ja) * | 1988-10-19 | 1990-04-24 |
-
1983
- 1983-12-27 JP JP58244456A patent/JPS60138625A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62106524A (ja) * | 1985-11-01 | 1987-05-18 | Clarion Co Ltd | 車載用の機器のマイクロコンピユ−タリセツト回路 |
| JPS62206686A (ja) * | 1986-03-07 | 1987-09-11 | Nec Corp | バ−コ−ドリ−ダ |
| JPH0256273U (ja) * | 1988-10-19 | 1990-04-24 |
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