JP5328720B2 - 情報処理装置 - Google Patents

Description

本発明は、情報処理装置、特に、情報処理装置の信頼性を向上できる技術に関する。

従来の情報処理装置の一例が、特許文献１に開示されている。
特許文献１に開示された情報処理装置は、ＣＰＵ（Central Processing Unit）と、メインメモリとして機能するＲＡＭ（Random Access Memory）と、ＯＳ（Operating System）、アプリケーションおよび各種情報を格納する情報格納部であるハードディスクドライブ（以下、ＨＤＤと称す）と、ＢＩＯＳ（Basic Input／Output System）が記憶されたＢＩＯＳ−ＲＯＭと、ＷＤＴ（Watch Dog Timer)と、強制ＳＭＩ（System Management Interrupt）発生スイッチを備えている。また、前記ＷＤＴには、情報処理装置の電源オンからＣＰＵによりＯＳの起動処理が完了するまでの時間が、タイマー時間として設定され、ＯＳの起動処理の最後に、ＷＤＴのタイマーを停止するように設定されている。

情報処理装置の電源オンによりＷＤＴが動作し、ＣＰＵによりＢＩＯＳ−ＲＯＭに格納されたＢＩＯＳが実行され、ＢＩＯＳにより情報処理装置の初期動作確認を行っている最中に（即ち、ＯＳの起動処理の途中）にシステム異常が発生した場合、ＷＤＴがタイムアウトし、強制ＳＭＩ発生スイッチによりＳＭＩ信号がＣＰＵへ出力され、メモリ情報等のログデータがＨＤＤに記録され、リセットが実行され、再起動される。

このように、ＯＳの起動処理前またはＯＳの起動処理の途中でシステム異常が発生した場合、ユーザーの手を介さないで、メモリ情報等をＨＤＤに保存し、システムを再起動することが可能となる。

特開２００６−１３３８２３号公報

しかし、従来の情報処理装置では、ＯＳが正常に起動し、アプリケーションを起動した後に、担当者が知らない状態で、ＯＳやアプリケーションが動作を停止した場合、ブルースクリーンやエラー発生画面が表示されたままの状態となり、信頼性が損なわれるという問題が発生し、また停止した原因が判断できず、復旧に時間がかかるという問題が発生している。またシャットダウンプロセスが必要なリッチＯＳを利用した情報処理装置では、安易にシャットダウンできず再起動できないために、２４時間連続駆動の実現は困難であるという問題があった。

また従来の情報処理装置では、ＢＩＯＳの実行時に停止した場合、その原因が容易に特定できないという問題があった。
そこで、本発明は、２４時間連続駆動を実現でき高信頼性を得ることができる、リッチＯＳを利用した情報処理装置を提供することを目的としたものである。

前述した目的を達成するために、本発明のうち請求項１に係る発明は、メインＣＰＵ（Central Processing Unit）と、ＯＳ（Operating System），ドライバソフト，およびアプリケーションソフトが予め記憶されたメイン記憶装置と、ＢＩＯＳ（Basic Input／Output System）が記憶されたＢＩＯＳ記憶装置と、周辺デバイスと、システム電源を備え、前記メインＣＰＵは、前記システム電源より電源が供給されると、前記ＢＩＯＳ記憶装置に記憶されたＢＩＯＳにより起動制御を実行し、起動が終了すると、前記メイン記憶装置に格納されたＯＳを起動させ、アプリケーションを起動する情報処理装置であって、
タイマー時間を調整可能な１つ以上のＷＤＴ（Watch Dog Timer)回路と、サブＣＰＵとを有し、前記メインＣＰＵ，前記メイン記憶装置，および前記周辺デバイスに対して前記システム電源より電源を供給する電源管理機能を有するコントローラと、ログデータが記録され、これら記録されたログデータが消失しないように保護されているログ保存用記憶装置とを備え、
前記メインＣＰＵによりＯＳが起動されると、前記サブＣＰＵは前記ＷＤＴ回路によるタイムカウントを開始し、前記メインＣＰＵによる前記ＯＳとアプリケーションの動作中、それぞれ所定時間毎に、前記コントローラの前記ＷＤＴ回路へ、前記ＯＳ用リセット信号とアプリケーション用のリセット信号を出力し、前記サブＣＰＵは、前記ＷＤＴ回路へ前記ＯＳ用リセット信号とアプリケーション用のリセット信号が入力されずに、タイムアウトすると、前記メインＣＰＵに割り込み処理をかけ、前記メインＣＰＵは、前記サブＣＰＵの割り込み処理により、前記ログデータを前記メイン記憶装置に保存し、前記ＯＳを終了させ、前記情報処理装置全体を再起動し、前記サブＣＰＵは、前記割り込み処理により前記ＯＳが終了したことを検出したとき、前記メイン記憶装置の電源管理を行い、その後に、メインＣＰＵへの前記システム電源からの電源供給を遮断し、前記サブＣＰＵは、前記割り込み処理により前記ＯＳが終了しなかったことを検出したとき、前記メイン記憶装置をリセットして不正な書き込みを禁止し、前記周辺デバイスへの前記システム電源からの電源供給を遮断し、前記ログ保存用記憶装置に前記メインＣＰＵのログデータを保存し、その後、メインＣＰＵをリセットし、情報処理装置全体を再起動することを特徴とするものである。

上記構成によれば、コントローラのサブＣＰＵは、ＷＤＴ回路のタイムアウトにより、少なくともＯＳ、またはアプリケーションの一方の停止を確認すると、まずメインＣＰＵに割り込み処理をかけ、このサブＣＰＵの割り込み処理により、メインＣＰＵは、ログデータを前記メイン記憶装置に保存し、前記ＯＳを正常に終了させ、前記情報処理装置全体を再起動させようとし、前記割り込み処理によりＯＳが正常に終了するとき、サブＣＰＵは、メイン記憶装置の電源管理を行い、その後に、メインＣＰＵへの前記システム電源からの電源供給を遮断することにより、メイン記憶装置が破損することが避けられ、また前記割り込み処理により再起動しなかったとき、前記メイン記憶装置がリセットされて不正な書き込みが禁止され、前記周辺デバイスへの電源供給が遮断されることにより、安全に終了され、その後、メインＣＰＵがリセットされて情報処理装置全体が再起動されることにより、リッチＯＳを使用した２４時間ダウンレス情報処理装置を実現できる。またログ保存用記憶装置にメインＣＰＵのログデータが保存され、異常発生時のログが詳細に記録されることにより、トラブル発生時の原因追求処理を実現できる。

また請求項２に係る発明は、上記請求項１に係る発明であって、前記サブＣＰＵは、前記リセットにより前記メインＣＰＵが再起動しなかったとき、前記メインＣＰＵ，前記メイン記憶装置，および前記周辺デバイスに対して前記システム電源より供給している電源を一旦遮断し、再投入することにより再起動することを特徴とするものである。

上記構成によれば、前記リセットにより前記メインＣＰＵが再起動しなかったとき、前記メインＣＰＵ，前記メイン記憶装置，および前記周辺デバイスに対して前記システム電源より供給している電源を一旦遮断し、再投入することによりメインＣＰＵを再起動する。これにより、いかなる状況でも、２４時間ダウンレス情報処理装置を実現できる。

また請求項３に係る発明は、上記請求項１または請求項２に係る発明であって、前記システム電源より電源が供給されると、前記コントローラのサブＣＰＵは１つの前記ＷＤＴ回路によるタイムカウントを開始し、前記メインＣＰＵは、前記ＢＩＯＳの実行時に、ＰＯＳＴ終了毎に、前記コントローラへ、前記ＷＤＴ回路へのリセット信号およびＰＯＳＴコードを出力し、前記コントローラのサブＣＰＵは、前記ＷＤＴ回路のタイムアウトを確認すると、前記ＰＯＳＴコードを前記ログ保存用記憶装置に記憶し、前記メインＣＰＵを再起動することを特徴とするものである。

上記構成によれば、コントローラは、ＷＤＴ回路のタイムアウトにより、システム起動時にＢＩＯＳの停止を確認すると、ＰＯＳＴコードをログ保存用記憶装置に記憶し、メインＣＰＵを再起動する。これにより、情報処理装置の再起動を実現でき、さらにＰＯＳＴコードを記録することでトラブル発生時の原因追求処理を実現できる。

本発明の情報処理装置は、少なくともＯＳ、またはアプリケーションの一方の停止を確認するとメインＣＰＵに割り込み処理をかけ、このサブＣＰＵの割り込み処理により、メインＣＰＵは、ログデータを前記メイン記憶装置に保存し、前記ＯＳを正常に終了させ、前記情報処理装置全体を再起動させようとし、前記割り込み処理によりＯＳが正常に終了するとき、サブＣＰＵは、メイン記憶装置の電源管理を行い、その後に、メインＣＰＵへの前記システム電源からの電源供給を遮断することにより、メイン記憶装置が破損することを避けることができ、また前記割り込み処理により再起動しなかったとき、前記メイン記憶装置をリセットして不正な書き込みを禁止し、前記周辺デバイスへの前記システム電源からの電源供給を遮断することにより、メイン記憶装置および周辺デバイスを安全に終了させることができ、その後、メインＣＰＵをリセットして、前記情報処理装置を再起動することにより、２４時間ダウンレス情報処理装置を実現でき、さらにログ保存用記憶装置にログデータを保存することにより、異常発生時のログを詳細に記録することができ、トラブル発生時の原因追求処理を実現できる、という効果を有している。

本発明の実施の形態における情報処理装置のシステム構成図である。 同情報処理装置の動作を説明するフローチャートである。 同情報処理装置のＢＩＯＳ停止時の動作を説明する説明図である。 同情報処理装置のＯＳまたはアプリケーション停止時の動作を説明する説明図である。

以下、本発明の実施の形態を図面に基づいて説明する。
図１は本発明の実施の形態における情報処理装置のシステム構成図であり、情報処理装置（ＰＣ）１０は、メインＣＰＵ１１と、リッチＯＳ（以下、ＯＳと略す），ドライバソフト，およびアプリケーションソフトが予め記憶されたＨＤＤ（メイン記憶装置の一例）１２と、ＢＩＯＳが記憶されたＢＩＯＳ−ＲＯＭ（ＢＩＯＳ記憶装置の一例）１３と、システム電源１４と、電源管理機能部１５，タイマー時間を調整可能な２つのＷＤＴ回路１６（第１ＷＤＴ回路１６Ａと第２ＷＤＴ回路１６Ｂ）およびサブＣＰＵ１７を有するＥＣ（Embedded Controller；コントローラの一例）１８と、ログデータ等が記録され、記録されたデータがバックアップ電源（例えば、電気二重層コンデンサ）により消失しないように保護されているフラッシュ・メモリ（不揮発性メモリ；ログ保存用記憶装置の一例）１９と、リセット信号を出力するリセット回路２０と、外部記憶装置｛ＵＳＢ（Universal Serial Bus）メモリ等｝，プリンタ，スキャナ等の周辺デバイス２１を備えている。
「メインＣＰＵ１１」
前記メインＣＰＵ１１は、次の主機能を有している。

・ＥＣ１８を介してシステム電源１４より電源が供給されると、ＢＩＯＳ−ＲＯＭ１３に記憶されたＢＩＯＳにより起動制御（周辺デバイス２１が最低限動作でき、さらにＯＳが最低限動作できるようにする初期処理）を実行し、ＢＩＯＳの実行時に、ＰＯＳＴ（Power On Self Test）終了毎に、ＥＣ１８へ、第１ＷＤＴ回路１６Ａ（１つのＷＤＴ回路の一例）へのリセット信号と、ＰＯＳＴコードを出力し、起動制御が終了すると、ＢＯＯＴ信号（ＢＩＯＳの種類にもよるが、例えば、ＰＯＳＴコード“ＦＦ”）をＥＣ１８のサブＣＰＵ１７へ出力する。

・起動制御が終了すると、ＨＤＤ１２に格納されたＯＳを起動させ、アプリケーションを起動し、ＯＳの動作中、第１所定時間毎に、第１ＷＤＴ回路１６Ａへリセット信号（ＯＳ用のリセット信号の一例）を出力し、またアプリケーションの動作中、第２所定時間毎に、第２ＷＤＴ回路１６Ｂへリセット信号（アプリケーション用のリセット信号の一例）を出力する。

・外部からのＮＭＩ（NonMaskableInterrupt）信号、ＳＣＩ（System Control Interrupt）信号、ＳＭＩ（System Management Interrupt）信号の各種割り込み信号による割り込み処理（ＯＳを正常に終了させ、ＰＣ１０全体を再起動する処理）が可能な割込み処理プログラム（ルーチン）を有する。ＮＭＩ信号は、ＯＳが動作していない場合は、受けつけられない可能性のある割り込み信号であり、ＳＣＩ信号とＳＭＩ信号はＯＳが正常に動作していない場合でも受けつけられる割り込み信号である。各割り込み信号による割り込み処理は、ＮＭＩ信号、ＳＣＩ信号、ＳＭＩ信号の順に、割り込みレベルが高くなる。割り込みの発生要因がＷＤＴ回路１６のタイムアウトである割り込み信号が入力されると（後述する）、前記割込み処理ルーチンを実行する。
「ＥＣ１８の電源管理機能部１５」
電源管理機能部１５は、電源スイッチ等の物理的手段による電源投入により、システム電源１４より電源が供給されると、メインＣＰＵ１１，ＨＤＤ１２および周辺デバイス２１ヘシステム電源１４より電源を供給する。また後述するサブＣＰＵ１７からの指令に応じて、メインＣＰＵ１１，ＨＤＤ１２および周辺デバイス２１へ供給している電源を遮断する。なお、電源の監視機能、電源のバックアップ機能などを有しているが、これらの機能については説明を省略する。
「ＥＣ１８のサブＣＰＵ１７」
前記サブＣＰＵ１７は、次の機能を有している。

ａ．ＢＩＯＳの異常発生時の処理機能
（１）システム電源１４より電源が供給されると（ＢＩＯＳの実行が開始されると）、第１ＷＤＴ回路１６Ａのタイムカウントを開始させ、第１ＷＤＴ回路１６Ａよりタイムアウト信号を入力すると、リセット回路２０へリセット信号を出力してメインＣＰＵ１１へリセットをかけ、前記メインＣＰＵ１１を再起動する。この際に、メインＣＰＵ１１より入力している、ＢＩＯＳ実行中のＰＯＳＴコードをフラッシュ・メモリ１９へ保存する。

（２）リセットをかけても、メインＣＰＵ１１が再起動しない場合、電源管理機能部１５へ指令して、メインＣＰＵ１１へ供給している電源を一旦オフにし、再投入することにより再起動する。

ｂ．ＯＳ、アプリケーションの異常発生時の処理機能
（１）メインＣＰＵ１１によるＯＳの起動を確認すると（メインＣＰＵ１１によって起動制御が実行されると）、第１ＷＤＴ回路１６Ａおよび第２ＷＤＴ回路１６Ｂのタイムカウントを開始させ、第１ＷＤＴ回路１６Ａまたは第２ＷＤＴ回路１６Ｂよりタイムアウト信号を入力すると、メインＣＰＵ１１へ割り込み信号を出力し、上記割り込み処理を実行させる。

まずＮＭＩ信号によりメインＣＰＵ１１へ割り込みをかけ、メインＣＰＵ１１が割り込み信号に応答しない場合、ＳＣＩ信号によりメインＣＰＵ１１へ割り込みをかけ、メインＣＰＵ１１が割り込み信号に応答しない場合、ＳＭＩ信号によりメインＣＰＵ１１へ割り込みをかける。すなわち、割り込みレベルの低い割り込み処理から試みる。

（２）メインＣＰＵ１１がいずれの割り込み信号にも応答せずに、ＯＳが正常に終了しない場合、ＨＤＤ１２や周辺デバイス２１が壊れないように（安全に終了するように）、ＨＤＤ１２にリセットをかけ不正な書き込みを禁止し、電源管理機能部１５へ指令して周辺デバイス２１への電源を遮断し、フラッシュ・メモリ１９にメインＣＰＵ１１のログデータを保存し、その後、リセット回路２０へリセット信号を出力してメインＣＰＵ１１へリセットをかけ、ＰＣ１０全体を再起動する。

（３）（２）の処理をしても、メインＣＰＵ１１が再起動しない場合、電源管理機能部１５へ指令して、メインＣＰＵ１１，ＨＤＤ１２，および周辺デバイス２１に対してシステム電源１４より供給している電源を一旦遮断し、再投入することにより再起動する。この際、ログデータをフラッシュ・メモリ１９に保存する。また、この際には、メインＣＰＵ１１がリセット信号に非応答であった情報もフラッシュ・メモリ１９に保存される。

上記構成による作用を、図２に示すフローチャートにしたがって説明する。
ステップ−１（電源投入時の初期動作）
ＥＣ１８（電源管理機能部１５）は、システム電源１４より電源が供給されると、メインＣＰＵ１１，ＨＤＤ１２および周辺デバイス２１ヘ電源を供給し、これと同時にサブＣＰＵ１７は、第１ＷＤＴ回路１６Ａのタイムカウントを開始する（タイマーをスタートさせる）。なお、この第１ＷＤＴ回路１６Ａのタイマー時間は、ＢＩＯＳの処理時間（一つのＰＯＳＴコードを出力するまでの処理時間）に十分な時間である、５秒〜１０秒を設定する。
ステップ−２（ＢＩＯＳ動作）
メインＣＰＵ１１は、ＥＣ１８を介してシステム電源１４より電源が供給されると、ＢＩＯＳ−ＲＯＭ１３に格納されたＢＩＯＳによる起動制御を実行する。このとき、1つのＰＯＳＴの実行終了毎に、ＥＣ１８の第１ＷＤＴ回路１６Ａへリセット信号を出力し、ＥＣ１８のサブＣＰＵ１７へＰＯＳＴコードを出力する。そして、ＰＯＳＴの一通りの処理が終了すると、ＰＯＳＴコードとして“ＦＦ”を出力する。
ステップ−３（ＥＣ１８におけるＢＩＯＳ暴走時の割り込み処理）
ＢＩＯＳの実行中、第１ＷＤＴ回路１６Ａへのリセット信号を入力せずに、第１ＷＤＴ回路１６Ａがタイムアウトすると、第１ＷＤＴ回路１６ＡはサブＣＰＵ１７に割り込みをかけ（タイムアウト信号を出力し）、サブＣＰＵ１７は、該タイムアウト信号を入力すると、メインＣＰＵ１１より入力していたＰＯＳＴコードをフラッシュ・メモリ１９に記憶し、続いてリセット回路２０にリセット信号を出力し、メインＣＰＵ１１をリセットする。

メインＣＰＵ１１を、リセット回路２０のリセット信号に応答せず、リセットがかからない場合（ＢＩＯＳの最初のＰＯＳＴコードが検知されない場合）、メインＣＰＵ１１へ供給している電源を一旦オフにし、再度供給する（再起動する）。

サブＣＰＵ１７は、ＰＯＳＴコード“ＦＦ”を監視し、“ＦＦ”を検知したときＢＩＯＳによる起動制御が無事終わったと判断し、ＯＳ用に第１ＷＤＴ回路１６Ａを再スタートする（タイムカウントを実行する）。なお、このときの第１ＷＤＴ回路１６Ａのタイマー時間は、ＯＳが立ち上がるのに十分な時間、Ｗｉｎｄｏｗｓ（登録商標）であれば５分〜１０分間程度を設定する。また第２ＷＤＴ回路１６Ｂをスタートする（タイムカウントを実行する）。
ステップ−４（ＯＳ動作）
メインＣＰＵ１１は、ＢＩＯＳによる起動制御を終了すると、ＨＤＤ１２に格納されたＯＳを起動する。このＯＳの動作中、所定時間毎に、第１ＷＤＴ回路１６Ａへリセット信号を出力する。このとき、ＯＳにより、第１ＷＤＴ回路１６Ａのタイマー時間を設定することが好ましい。
ステップ−５（アプリケーション動作）
メインＣＰＵ１１は、ＯＳを起動すると、ＨＤＤ１２に格納されたアプリケーションを起動する。このアプリケーションの動作中、所定時間毎に、第２ＷＤＴ回路１６Ｂへリセット信号を出力する。
ステップ−６（ＥＣ１８におけるＯＳまたはアプリケーション暴走時の処理）
サブＣＰＵ１７は、ＯＳが暴走して、第１ＷＤＴ回路１６Ａのタイムアウトを検出すると、メインＣＰＵ１１に上記割り込み処理をかける。またアプリケーションが暴走して、第２ＷＤＴ回路１６Ｂのタイムアウトを検出すると、メインＣＰＵ１１へ上記割り込み信号（ＮＭＩ信号、ＳＣＩ信号、ＳＭＩ信号）を順に出力して同様に割り込み処理をかける。
ステップ−７（メインＣＰＵ１１におけるＯＳまたはアプリケーション暴走時の割り込み処理）
メインＣＰＵ１１は、サブＣＰＵ１７より割り込み信号を入力すると、割り込み処理を実行する（割り込みプログラムを実行する）。この割り込みプログラムは、ログデータをＨＤＤ１２に保存し、ＯＳの通常正常ルーチンに則り、再起動をかける。ステップ−１へ戻る。
ステップ−８（ＥＣ１８におけるＯＳ正常処理不可能時の処理）
サブＣＰＵ１７は、ステップ−７において割り込み処理をかけても、正常にＯＳが終了しない場合（ＰＯＳＴコードでＯＳの終了を確認できない場合）、リセット回路２０にリセット信号を出力し、メインＣＰＵ１１をリセットし、ＰＣ１０全体のリセット処理を実行し、再起動させる。その際、サブＣＰＵ１７は、ＨＤＤ１２や周辺デバイス２１が壊れないように、ＨＤＤ１２にリセットをかけ不正な書き込みを禁止し、周辺デバイス２１への電源を遮断する（適切な電源管理を行う）。なお、その際にログデータをフラッシュ・メモリ１９に保存する。

メインＣＰＵ１１がリセット回路２０のリセット信号に応答せず、リセットがかからず、再起動を検知できない場合、サブＣＰＵ１７は、電源管理機能部１５へ指令して、メインＣＰＵ１１，ＨＤＤ１２，および周辺デバイス２１に対してシステム電源１４より供給している電源を一旦遮断し、再投入することにより再起動する。なお、この際にも、ログデータをフラッシュ・メモリ１９に保存する。また、この際には、メインＣＰＵ１１がリセット信号に非応答であった情報もフラッシュ・メモリ１９に保存される。
「ＢＩＯＳ停止時の処理」
上記ステップ−２とステップ−３の動作を図３を参照しながら、詳細に説明する。

図３（ａ）に示すように、メインＣＰＵ１１によりＢＩＯＳが実行されると、一連のＰＯＳＴが実行され、１つのＰＯＳＴの実行終了毎に、第１ＷＤＴ回路１６Ａへリセット信号が出力され、ＰＯＳＴコードがＥＣ１８へ出力され、一旦記憶される。第１ＷＤＴ回路１６Ａでは、予め設定されたタイマー時間前に前記リセット信号が入力されると、カウント値はリセットされ、再カウントを開始する。

タイマー時間前に前記リセット信号が入力されずに、タイムアウトし、サブＣＰＵ１７へタイムアウト信号が出力されると、図３（ｂ）に示すように、サブＣＰＵ１７は、次の動作を実行する。

・ＥＣ１８へ記憶されていたＰＯＳＴコードをフラッシュ・メモリ１９へ記憶し、どこまでＰＯＳＴが進んでいたかを記憶する。
・リセット回路２０にリセット信号を出力し、メインＣＰＵ１１をリセットする。

・メインＣＰＵ１１を、リセット回路２０のリセット信号に応答せず、リセットがかからない場合（ＢＩＯＳの最初のＰＯＳＴコードが検知されない場合）、メインＣＰＵ１１へ供給している電源を一旦オフにし、再度供給する（再起動する）。

以上のように、ＥＣ１８のサブＣＰＵ１７は、第１ＷＤＴ回路１６Ａのタイムアウトにより、システム起動時にＢＩＯＳの停止を確認すると、ＰＯＳＴコードをフラッシュ・メモリ１９に記憶し、メインＣＰＵ１１をリセットし、さらにリセットがかからないときメインＣＰＵ１１を再起動することにより、ＯＳ起動前においてＰＣ１０の再起動を実現でき、さらにシステムのＰＯＳＴコード（起動ログ）を詳細に記録することでトラブル発生時の原因追求処理を実現できる。
「ＯＳ停止時またはアプリケーション停止時の処理」
上記ステップ−４〜ステップ−８の動作を図４を参照しながら、詳細に説明する。

図４に示すように、メインＣＰＵ１１によりＯＳが実行されると、ＯＳの動作中、第１所定時間毎に、リセット信号が、第１ＷＤＴ回路１６Ａへ出力される。第１ＷＤＴ回路１６Ａでは、予め設定されたタイマー時間前に前記リセット信号が入力されると、カウント値はリセットされ、再カウントを開始する。

また図４に示すように、メインＣＰＵ１１によりアプリケーションが実行されると、アプリケーションの動作中、第２所定時間毎に、リセット信号が、第２ＷＤＴ回路１６Ｂへ出力される。第２ＷＤＴ回路１６Ｂでは、予め設定されたタイマー時間前に前記リセット信号が入力されると、カウント値はリセットされ、再カウントを開始する。

第１ＷＤＴ回路１６Ａまたは第２ＷＤＴ回路１６Ｂにおいて、タイマー時間前に前記リセット信号が入力されずに、タイムアウトすると、サブＣＰＵ１７へタイムアウト信号が出力される。サブＣＰＵ１７は、タイムアウト信号を入力すると、次の動作を実行する。

・メインＣＰＵ１１へＮＭＩ信号、ＳＣＩ信号、ＳＭＩ信号を順に出力して割り込み処理をかける。これにより、メインＣＰＵ１１は、ＯＳを正常に終了させ、ＰＣ１０全体を再起動する。なお、ＯＳが正常に終了する場合は、ＨＤＤ１２の電源管理を適切に行った後に、メインＣＰＵ１１の電源を落とすため、ＨＤＤ１２が破損することは避けられる。

・割り込み処理をかけても、正常にＯＳが終了しない場合（ＰＯＳＴコードでＯＳの終了を確認できない場合）、リセット回路２０にリセット信号を出力し、メインＣＰＵ１１をリセットする。その際、ＨＤＤ１２や周辺デバイス２１が壊れないように、ＨＤＤ１２にリセットをかけ不正な書き込みを禁止し、周辺デバイス２１の電源を遮断し、その際にログデータをフラッシュ・メモリ１９に保存する。

・さらに、メインＣＰＵ１１がリセット回路２０のリセット信号に応答せず、リセットがかからず、再起動を検知できない場合、サブＣＰＵ１７は、メインＣＰＵ１１，ＨＤＤ１２，および周辺デバイス２１へ供給している電源を一旦オフにし、再度供給する（再起動する）。この際にも、ログデータをフラッシュ・メモリ１９に保存する。また、この際には、メインＣＰＵ１１がリセット信号に非応答であった情報もフラッシュ・メモリ１９に保存される。メインＣＰＵ１１がリセット信号に非応答であった情報がフラッシュ・メモリ１９に多量に保存されている場合、部品劣化などにより情報処理装置のハードウェアがダメージを受けていることが予想されるため、ハードウェアの交換時期を知ることができる。

以上のように、ＥＣ１８のサブＣＰＵ１７は、第１ＷＤＴ回路１６Ａまたは第２ＷＤＴ回路１６Ｂのタイムアウトにより、少なくともＯＳ、またはアプリケーションの一方の停止を確認すると、メインＣＰＵ１１に、最初に通常の割り込み処理をかけてＯＳを正常に終了させ、もし割り込み処理によりＯＳを正常に終了しなかったことを確認すると、ＨＤＤ１２をリセットし、周辺デバイス２１への電源供給を遮断することにより、安全に終了し、ＰＣ１０全体がリセットされて再起動されることにより、安全に起動できるリッチＯＳを使用した２４時間ダウンレス情報処理装置を実現できる。

それでも、メインＣＰＵ１１が再起動できないとき、メインＣＰＵ１１，ＨＤＤ１２，および周辺デバイス２１へ供給している電源を一旦遮断し、再起動させる（その際、ログデータをフラッシュ・メモリ１９に保存する）ことにより、いかなる状況でも、情報処理装置を人手を介さず、２４時間安全に動作でき、２４時間ダウンレス情報処理装置を実現できる。

またメインＣＰＵ１１をリセットして再起動させる際に、または電源を一旦オフにして再起動させる際に、メインＣＰＵ１１のログデータをフラッシュ・メモリ１９に保存することにより、異常発生時のログを確認でき、トラブル発生時の原因追求処理を実現できる。

またメインＣＰＵ１１をリセットして再起動させる際に、ＨＤＤ１２にリセットをかけ不正な書き込みを禁止することにより、ＨＤＤ１２が壊れないように、ＨＤＤ１２を安全に終了させることができる。

なお、本実施の形態では、ＢＩＯＳ用とＯＳ用に第１ＷＤＴ回路１６Ａを１つのみ設ける構成としているが、ＢＩＯＳ用のＷＤＴ回路と、ＯＳ用のＷＤＴ回路を別にして設ける構成であってもよい。これにより、ＷＤＴ回路のタイマー時間をＢＩＯＳ用とＯＳ用に切り替える必要がなくなり、システム設計を簡素化できる。

また本実施の形態では、ＢＩＯＳ用とＯＳ用に第１ＷＤＴ回路１６Ａを１つのみ設け、アプリケーション用に第２ＷＤＴ回路１６Ｂを設けているが、ＢＩＯＳ用とＯＳ用とアプリケーション用のＷＤＴ回路を１つのみ設ける構成とすることもできる。この場合、ＷＤＴ回路は、ＢＩＯＳのＰＯＳＴ処理が完了するまでは、ＢＩＯＳ用のＷＤＴ回路として機能し、ＢＩＯＳの処理が終了し、ＯＳの起動処理が開始されると、ＢＩＯＳ用からＯＳ用のＷＤＴ回路として切り替わり、ＯＳが動作中にアプリケーションが起動されると、ＯＳ用からアプリケーション用のＷＤＴとして切り替わる。ＯＳに異常が発生した場合は、アプリケーションも動作不能となるため、このようにＷＤＴ回路を１つのみとしても、機能実現が可能となり、ＷＤＴ回路を１つしか利用できない安価な情報処理装置であっても、無人で２４時間動作させることができる。

また本実施の形態では、ＢＩＯＳに異常が発生したとき、サブＣＰＵ１７は、メインＣＰＵ１１に対して割り込み処理をかけていないが、割り込み処理をかけることもできる。
また本実施の形態では、システム電源１４の電源異常時について記載されていないが、電源管理機能部１５により、システム電源１４の電源異常に応じて、周辺デバイス２１を安定終了し、再起動を行うようにすることもできる。

１０ 情報処理装置
１１ メインＣＰＵ
１２ ＨＤＤ
１３ ＢＩＯＳ−ＲＯＭ
１４ システム電源
１５ 電源管理機能部
１６ ＷＤＴ回路
１６Ａ 第１ＷＤＴ回路
１６Ｂ 第２ＷＤＴ回路
１７ サブＣＰＵ
１８ ＥＣ
１９ フラッシュ・メモリ
２０ リセット回路
２１ 周辺デバイス

Claims (3)

1. メインＣＰＵ（Central Processing Unit）と、ＯＳ（Operating System），ドライバソフト，およびアプリケーションソフトが予め記憶されたメイン記憶装置と、ＢＩＯＳ（Basic Input／Output System）が記憶されたＢＩＯＳ記憶装置と、周辺デバイスと、システム電源を備え、
   前記メインＣＰＵは、前記システム電源より電源が供給されると、前記ＢＩＯＳ記憶装置に記憶されたＢＩＯＳにより起動制御を実行し、起動が終了すると、前記メイン記憶装置に格納されたＯＳを起動させ、アプリケーションを起動する情報処理装置であって、
   タイマー時間を調整可能な１つ以上のＷＤＴ（Watch Dog Timer)回路と、サブＣＰＵとを有し、前記メインＣＰＵ，前記メイン記憶装置，および前記周辺デバイスに対して前記システム電源より電源を供給する電源管理機能を有するコントローラと、
   ログデータが記録され、これら記録されたログデータが消失しないように保護されているログ保存用記憶装置と
   を備え、
   前記メインＣＰＵによりＯＳが起動されると、前記サブＣＰＵは前記ＷＤＴ回路によるタイムカウントを開始し、
   前記メインＣＰＵによる前記ＯＳとアプリケーションの動作中、それぞれ所定時間毎に、前記コントローラの前記ＷＤＴ回路へ、前記ＯＳ用リセット信号とアプリケーション用のリセット信号を出力し、
   前記サブＣＰＵは、前記ＷＤＴ回路へ前記ＯＳ用リセット信号とアプリケーション用のリセット信号が入力されずに、タイムアウトすると、前記メインＣＰＵに割り込み処理をかけ、
   前記メインＣＰＵは、前記サブＣＰＵの割り込み処理により、前記ログデータを前記メイン記憶装置に保存し、前記ＯＳを終了させ、前記情報処理装置全体を再起動し、
   前記サブＣＰＵは、前記割り込み処理により前記ＯＳが終了したことを検出したとき、前記メイン記憶装置の電源管理を行い、その後に、メインＣＰＵへの前記システム電源からの電源供給を遮断し、
   前記サブＣＰＵは、前記割り込み処理により前記ＯＳが終了しなかったことを検出したとき、前記メイン記憶装置をリセットして不正な書き込みを禁止し、前記周辺デバイスへの前記システム電源からの電源供給を遮断し、前記ログ保存用記憶装置に前記メインＣＰＵのログデータを保存し、その後、メインＣＰＵをリセットし、情報処理装置全体を再起動すること
   を特徴とする情報処理装置。
2. 前記サブＣＰＵは、前記リセットにより前記メインＣＰＵが再起動しなかったとき、前記メインＣＰＵ，前記メイン記憶装置，および前記周辺デバイスに対して前記システム電源より供給している電源を一旦遮断し、再投入することにより再起動すること
   を特徴とする請求項１に記載の情報処理装置。
3. 前記システム電源より電源が供給されると、前記コントローラのサブＣＰＵは１つの前記ＷＤＴ回路によるタイムカウントを開始し、
   前記メインＣＰＵは、前記ＢＩＯＳの実行時に、ＰＯＳＴ終了毎に、前記コントローラへ、前記ＷＤＴ回路へのリセット信号およびＰＯＳＴコードを出力し、
   前記コントローラのサブＣＰＵは、前記ＷＤＴ回路のタイムアウトを確認すると、前記ＰＯＳＴコードを前記ログ保存用記憶装置に記憶し、前記メインＣＰＵを再起動することを特徴とする請求項１または請求項２に記載の情報処理装置。

Images