JP7523925B2

JP7523925B2 - 情報処理装置及びその制御方法、並びにプログラム

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Description

本発明は、情報処理装置及びその制御方法、並びにプログラムに関する。

システムの動作を制御するメインＣＰＵ及び特定の内部デバイスの動作を制御するサブＣＰＵを備えるコントローラを備える情報処理装置が知られている。情報処理装置は、異常動作を検知するＷＤＴ（Watch Dog Timer）回路を備える。情報処理装置では、例えば、メインＣＰＵ上で動作する処理が異常状態になった際にＷＤＴ回路がサブＣＰＵに通知を行う。この通知を受信したサブＣＰＵは、メインＣＰＵへ割り込み信号を出力して、情報処理装置のシステムをリブートさせる。また、サブＣＰＵは、メインＣＰＵが正常動作しておらず上記割り込み信号の応答を出力しない場合、リセット回路へ割り込み信号を出力してメインＣＰＵをリセットさせ、更に上記システムをリブートさせる（例えば、特許文献１参照）。このようにして、従来では、ＷＤＴ回路によって異常が検知された際に上記システムがリセットされる。

特開２０１１－２５８０３２号公報

しかしながら、従来では、ＷＤＴ回路の通知先がサブＣＰＵであるので、サブＣＰＵが異常動作している場合、サブＣＰＵからメインＣＰＵやリセット回路へ割り込み信号が出力されず、上記システムをリセットすることができない。

本発明の目的は、サブＣＰＵが異常動作した際にシステムをリセットすることができる情報処理装置及びその制御方法、並びにプログラムを提供することにある。

上記目的を達成するために、本発明の情報処理装置は、システムの動作を制御するメインＣＰＵ及び特定の内部デバイスの動作を制御するサブＣＰＵを備えるコントローラを備える情報処理装置であって、前記サブＣＰＵから受信した第１のリセット信号に従って第１のタイマ時間を設定する第１のＷＤＴ回路と、前記サブＣＰＵから受信した第２のリセット信号に従って前記第１のタイマ時間より長い第２のタイマ時間を設定する第２のＷＤＴ回路と、前記第１のタイマ時間のタイムアウトに基づいて前記第１のＷＤＴ回路から出力された第１の割り込み信号に従って、前記第２のタイマ時間を所定の時間に延長するように制御すると共に、前記コントローラのリブート処理の実行を制御する第１の制御手段と、前記延長された第２のタイマ時間のタイムアウトに基づいて前記第２のＷＤＴ回路から出力された第２の割り込み信号に従って、前記システムのリセット処理の実行を制御する第２の制御手段とを備えることを特徴とする。

本発明によれば、サブＣＰＵが異常動作した際にシステムをリセットすることができる。

本発明の実施の形態に係る情報処理装置としての画像形成装置の構成を概略的に示す構成図である。図１のコントローラの構成を概略的に示すブロック図である。図１の画像形成装置の電源構成を説明するためのブロック図である。図２のサブＣＰＵが異常動作した際のリセット制御処理を説明するための図である。図２のメインＣＰＵ及びサブＣＰＵの両方が異常動作した際のリセット制御処理を説明するための図である。図２のサブＣＰＵが異常動作した際の給電制御を含むリセット制御処理を説明するための図である。

以下、本発明の実施の形態について図面を参照しながら詳述する。

図１は、本発明の実施の形態に係る情報処理装置としての画像形成装置１０１の構成を概略的に示す構成図である。

図１において、画像形成装置１０１は、スキャナ装置１０２（スキャナ部）、コントローラ１０３、プリンタ装置１０４（プリンタ部）、操作部１０５、ＨＤＤ１０６、及びＦＡＸ装置１０７（ＦＡＸ部）を備える。コントローラ１０３は、スキャナ装置１０２、プリンタ装置１０４、操作部１０５、ＨＤＤ１０６、及びＦＡＸ装置１０７と接続されている。

画像形成装置１０１は、例えば、複合機であり、スキャン機能、データ通信機能を備える。例えば、画像形成装置１０１は、ＬＡＮ１０８経由でコンピュータ１０９とデータを送受信する。また、画像形成装置１０１は、ＬＡＮ１０８経由でコンピュータ１０９から画像形成装置１０１の操作指示やジョブの実行指示を受け付ける。なお、画像形成装置１０１に接続されるコンピュータの台数は、１台に限られず、複数のコンピュータが画像形成装置１０１に接続されても良い。

画像形成装置１０１は、更に複写機能、画像送信機能、画像保存機能、画像印刷機能等を備える。複写機能は、スキャナ装置１０２が読み込んだ画像をプリンタ装置１０４が印刷し、コントローラ１０３が当該画像をＨＤＤ１０６に記録する機能である。画像送信機能は、スキャナ装置１０２が読み込んだ画像をコントローラ１０３がＬＡＮ１０８経由でコンピュータ１０９へ送信する機能である。画像保存機能は、スキャナ装置１０２が読み込んだ画像をコントローラ１０３がＨＤＤ１０６に記録し、必要に応じて当該画像を外部装置へ送信する若しくは上記画像をプリンタ装置１０４によって印刷する機能である。画像印刷機能は、コントローラ１０３がコンピュータ１０９から受信したＰＤＬ（Page Description Language）データ等を解析し、ＰＤＬデータから得られた情報に基づいてプリンタ装置１０４が印刷する機能である。

スキャナ装置１０２は、原稿給紙ユニット１２１及びスキャナユニット１２２を備える。原稿給紙ユニット１２１は、原稿を自動的に給紙する。スキャナユニット１２２は、原稿を光学的に読み取って得られた情報をデジタル画像データに変換する。変換されたデジタル画像データは、コントローラ１０３へ送信される。

プリンタ装置１０４は、デジタル画像データを用紙に印刷する。プリンタ装置１０４は、給紙ユニット１４２、マーキングユニット１４１、及び排紙ユニット１４３を備える。給紙ユニット１４２は、用紙束から一枚ずつ用紙を給紙する。マーキングユニット１４１は、給紙ユニット１４２が給紙した用紙に画像データを印刷する。排紙ユニット１４３は、画像形成装置１０１に接続されたフィニッシャ装置１５０等に印刷済みの用紙を排紙する。フィニッシャ装置１５０は、排紙ユニット１４３から出力された印刷済みの用紙に対して、ソート、ステープル、パンチ、裁断等の加工を施す。

操作部１０５は、図示しないＬＣＤタッチパネル、節電ボタン、コピーボタン、キャンセルボタン、リセットボタン、テンキー、ユーザモードキー等で構成される。操作部１０５は、画像形成装置１０１を操作するためのユーザＩ／Ｆである。例えば、ユーザは、テンキー等を用いて画像形成装置１０１に関する設定を入力する。タッチパネルには、画像形成装置１０１の処理状態等が表示される。ＨＤＤ１０６は、デジタル画像データや制御プログラム等を記憶する。ＦＡＸ装置１０７は、電話回線等を介してデジタル画像データを外部装置と送受信する。コントローラ１０３は、接続された各ユニットに指示することで、ジョブを実行する。また、コントローラ１０３には、各ユニットへの給電のオンオフを制御する電源スイッチ１１０が接続されている。

図２は、図１のコントローラ１０３の構成を概略的に示すブロック図である。図２において、コントローラ１０３は、メインボード２００及びサブボード２２０を備える。メインボード２００は、汎用的なＣＰＵシステムである。メインボード２００は、ＣＰＵ３４０、ブートロム２０２、メモリ３４１、バスコントローラ２０４、不揮発性メモリ２０５、ディスクコントローラ２０６を備える。メインボード２００は、更にフラッシュディスク２０７、ＵＳＢコントローラ２０８、ネットワークコントローラ２１１、ＲＴＣ２１２、電源制御部３０３を備える。メインボード２００の外部には、ＵＳＢメモリ２０９、操作部１０５、ＨＤＤ１０６、スキャナ装置１０２、プリンタ装置１０４、ＦＡＸ装置１０７、フィニッシャ装置等が接続されている。

ＣＰＵ３４０は、メインボード２００全体を制御する。ブートロム２０２は、ブートプログラムを格納する。メモリ３４１は、ＣＰＵ３４０のワークメモリとして使用される。バスコントローラ２０４は、外部バスとのブリッジ機能を持つ。不揮発性メモリ２０５は、電力の供給が停止されてもデータを保持可能な記憶デバイスである。ディスクコントローラ２０６は、フラッシュディスク２０７にデータを書き込む制御又はフラッシュディスク２０７からデータを読み出す制御を行う。フラッシュディスク２０７は、半導体デバイスで構成された比較的小容量なストレージ装置、例えば、ＳＳＤである。ＵＳＢコントローラ２０８は、メインボード２００に接続されたＵＳＢデバイス、例えば、ＵＳＢメモリ２０９との通信を制御する。電源制御部３０３は、ＣＰＬＤ（Complex Programmable Logic Device）や結合プログラマブル論理回路と呼ばれ、コントローラ１０３に接続された各ユニットに対する電力の供給を制御する。

サブボード２２０は、メインボード２００より小さい汎用ＣＰＵシステムと、画像処理ハードウェアで構成される。汎用ＣＰＵシステムは、例えば、ＣＰＵ２２１、メモリ２２３、バスコントローラ２２４、不揮発性メモリ２２５である。画像処理ハードウェアは、例えば、画像処理プロセッサ２２７、及びデバイスコントローラ２２６ａ，２２６ｂである。

ＣＰＵ２２１は、サブボード２２０全体を制御する。また、ＣＰＵ２２１は、サブボード２２０に接続されたＦＡＸ装置１０７を直接制御する。メモリ２２３は、ＣＰＵ２２１のワークメモリとして使用される。バスコントローラ２２４は、外部バスとのブリッジ機能を持つ。不揮発性メモリ２２５は、電力の供給が停止されてもデータを保持可能な記憶デバイスである。画像処理プロセッサ２２７は、リアルタイムデジタル画像データ処理を行う。デバイスコントローラ２２６ａは、サブボード２２０に接続されたプリンタ装置１０４とのデジタル画像データの受け渡しを制御する。デバイスコントローラ２２６ｂは、サブボード２２０に接続されたスキャナ装置１０２とのデジタル画像データの受け渡しを制御する。なお、図２では、メインボード２００及びサブボード２２０の構成が簡略化して示されており、メインボード２００及びサブボード２２０の構成は、この構成に限られない。例えば、メインボード２００及びサブボード２２０において、ＣＰＵの周辺ハードウェアとして、チップセット、バスブリッジ、クロックジェネレータ等が更に設けられていても良い。また、本実施の形態では、コントローラ１０３が、メインボード２００とサブボード２２０とに分かれた構成について説明するが、この構成に限られない。例えば、メインボード２００及びサブボード２２０に含まれる全てのモジュールが１つのボードに配置される構成であっても良い。このような構成において、ＣＰＵ３４０及びＣＰＵ２２１は、バスコントローラ２０４，２２４を介して接続されるのではなく、直接接続されても良く、同じボード又は同じチップの別ブロックに配置され、メモリ２２３，３４１を共用しても良い。

次に、コントローラ１０３の動作について、用紙に画像を複写する処理を例に説明する。

ユーザが操作部１０５に画像複写処理の実行指示を入力すると、ＣＰＵ３４０がＣＰＵ２２１を介してスキャナ装置１０２に画像読み取り命令を送信する。スキャナ装置１０２は、画像読み取り命令を受信すると、原稿を光学的に読み取って得られた情報をデジタル画像データに変換し、デバイスコントローラ２２６ｂを介して画像処理プロセッサ２２７へ上記デジタル画像データを送信する。画像処理プロセッサ２２７は、ＣＰＵ２２１を介してメモリ２２３へ受信したデジタル画像データをＤＭＡ転送して、当該デジタル画像データをメモリ２２３に一時的に保存する。

ＣＰＵ３４０は、デジタル画像データの所定量の領域又は全ての領域がメモリ２２３に格納されたことを確認すると、ＣＰＵ２２１へデジタル画像データの出力を指示する。この指示を受けたＣＰＵ２２１は、デジタル画像データが格納されたメモリ２２３のアドレスを含む指示を画像処理プロセッサ２２７へ送信する。メモリ２２３上のデジタル画像データは、プリンタ装置１０４が出力する同期信号に従って、画像処理プロセッサ２２７及びデバイスコントローラ２２６ａを介してプリンタ装置１０４へ送信される。プリンタ装置１０４は、受信したデジタル画像データを用紙に印刷する。

複数部を印刷する場合、ＣＰＵ３４０は、メモリ２２３に格納されたデジタル画像データをＨＤＤ１０６に保存する。これにより、２部目以降を印刷する際にスキャナ装置１０２から取得しなくても、ＨＤＤ１０６やメモリ２２３からプリンタ装置１０４へ印刷対象となるデジタル画像データを送信可能となる。

図３は、図１の画像形成装置１０１の電源構成を説明するためのブロック図である。図３では、一例として、画像形成装置１０１の一部、具体的に、コントローラ１０３、プリンタ装置１０４、電源制御部３０３、電源３０１の電源構成が示されている。

図３において、電源制御部３０３には、電源ラインＪ３０２経由で電力が常時供給されている。なお、電源制御部３０３による電力の消費量は極めて小さく、電源制御部３０３には画像形成装置１０１の電源オン時だけでなく、画像形成装置１０１の電源オフ時にも電力が供給されている。このように電力が常時供給されるため、電源制御部３０３は、画像形成装置１０１を電源オフ状態から電源オン状態へ移行させるための給電制御を実施可能である。

電源制御部３０３は、電源ラインＶ３０９、電源ラインＰ３１２、電源ラインＱ３１６の給電を制御する。例えば、電源制御部３０３は、電源制御信号であるＩＯ信号Ｖ＿ＯＮ３０７によってリレースイッチ３０８を切り替えて、電源ラインＶ３０９経由の給電、具体的に、電源３０１からコントローラ１０３への給電を制御する。なお、図３では、説明を容易にするために示されていないが、リレースイッチ３０８は、例えば、２つのスイッチを備え、電源系統を２つに分割可能な構成である。コントローラ１０３のモジュールは、リレースイッチ３０８における２つのスイッチの何れかに接続されている。スリープ状態では、リレースイッチ３０８の２つのスイッチのうちスリープ状態時に電源オフするモジュールが接続された一方をオフし、他方をオンのまま維持する。シャットダウン状態では、リレースイッチ３０８の２つのスイッチの両方をオフする。このような構成のリレースイッチ３０８の切り替えを制御するＩＯ信号Ｖ＿ＯＮ３０７は、二値ではなく、通電状態に応じた多値の制御信号となる。

また、電源制御部３０３は、電源制御信号であるＩＯ信号Ｐ＿ＯＮ３１０によってリレースイッチ３１１を切り替えて、電源ラインＰ３１２経由の給電、具体的に、電源３０１からプリンタ装置１０４の図３のプリンタ制御部３２７への給電を制御する。プリンタ制御部３２７は、プリンタ装置１０４のロジック系統回路であるＣＰＵ３２０及びメモリ３２６を少なくとも備える。

さらに、電源制御部３０３は、電源制御信号であるＩＯ信号Ｎ＿ＯＮ３６０によってリレースイッチ３６１を切り替え、電源ラインＮ３６２経由の給電、つまり、電源３０１から図３のＮＩＣ３５０への給電を制御する。ＮＩＣ３５０は、画像形成装置１０１がコンピュータ１０９等の外部装置とＬＡＮ１０８を介した通信を実現するためのモジュールである。コントローラ１０３のモジュールのうちＮＩＣ３５０のみが、電源ラインＶ３０９と異なる電源ラインＮ３６２経由で給電される。電源ラインＮ３６２は、電源ラインＶ３０９と異なり、通常時だけでなく、スリープ時にも給電される。これにより、画像形成装置１０１のスリープ時にＬＡＮ１０８を介してコンピュータ１０９等からアクセスされた際に画像形成装置１０１をスリープ状態から復帰させる処理を行うことができる。なお、電源ラインＮ３６２は、シャットダウン時には、Wake On LAN等の所定の設定が有効である場合を除いて給電されない。

電源制御部３０３は、電源制御信号であるＩＯ信号Ｑ＿ＯＮ３１３によってリレースイッチ３１５を切り替え、電源ラインＰ３１２のサブラインである電源ラインＱ３１６経由の給電、具体的に、電源３０１からプリンタ装置１０４の図３の印刷部３２８への給電を制御する。印刷部３２８は、プリンタ装置１０４の高負荷系統装置であり、図３に示すように、マーキングユニット１４１の定着ユニット３２１～３２４及びＦＡＮ３２５を備える。なお、本実施の形態では、電源ラインＱ３１６は、電源ラインＰ３１２のサブラインのような構成でなくても良い。例えば、電源ラインＱ３１６は、リレースイッチ３１１を介すことなく、リレースイッチ３１５を介して電源３０１に接続される構成であっても良い。

電源制御部３０３は、ＣＰＵ３４０の指示によって発行したＤＣＯＮ＿ＬＩＶＥＷＡＫＥ信号３０５をプリンタ装置１０４へ送信する。ＤＣＯＮ＿ＬＩＶＥＷＡＫＥ信号３０５がアサートされた状態でプリンタ装置１０４の電源が投入されると、プリンタ装置１０４は、特定の動作を行わずに、静かに復帰する。特定の動作は、例えば、モータ、ローラ、ポリゴン等の回転動作や、定着ユニット３２１～３２４の温調やＦＡＮ３２５による排熱を行うための動作である。本実施の形態では、スキャナ装置１０２に対する給電の制御も、プリンタ装置１０４と同様に、電源制御部３０３によって行われる。

次に、画像形成装置１０１の起動時における給電について説明する。ユーザが電源スイッチ１１０をオン操作すると、電源制御部３０３は、電源ラインＪ３０２の状態から電源オンを検知する。電源制御部３０３は、ＩＯ信号Ｖ＿ＯＮ３０７、ＩＯ信号Ｐ＿ＯＮ３１０、ＩＯ信号Ｑ＿ＯＮ３１３によってリレースイッチ３０８，３１１，３１５をそれぞれオンする。これにより、電源オン時の給電対象となるユニットへ電力が供給される。電源オン時の給電対象となるユニットは、例えば、コントローラ１０３、プリンタ装置１０４、スキャナ装置１０２である。電力が供給されたプリンタ装置１０４、スキャナ装置１０２では、各々に設けられるＣＰＵが初期化動作を開始する。

コントローラ１０３のＣＰＵ３４０は、電源３０１から電力が供給されると、ハードウェアの初期化を行う。ハードウェアの初期化は、例えば、レジスタの初期化、割り込みの初期化、カーネル起動時のデバイスドライバの登録、操作部１０５の初期化である。次いで、ＣＰＵ３４０は、ソフトウェアの初期化を行う。ソフトウェアの初期化は、例えば、各ライブラリの初期化ルーチンの呼び出し、プロセスやスレッドの起動、プリンタ装置１０４やスキャナ装置１０２と通信するソフトウェアサービスの起動、操作部１０５の描画である。上述した全ての初期化を完了すると、ＣＰＵ３４０は、スタンバイ状態へ移行する。

次に、スタンバイ状態における給電について説明する。スタンバイ状態は、画像形成装置１０１が起動した後にプリンタ装置１０４やスキャナ装置１０２が使用されていない状態である。スタンバイ状態では、状況に応じて給電状態が異なる。例えば、画像形成装置１０１が起動した直後には、画像形成装置１０１の全てのユニットが電源３０１から給電される。印刷処理を実行していない場合には、プリンタ装置１０４が電源３０１から給電されない。操作部１０５が点灯しておらずユーザが画像形成装置１０１の前にいないと判別された場合には、スキャナ装置１０２が電源３０１から給電されない。

次に、プリンタ装置１０４やスキャナ装置１０２が使用されているＰＤＬ印刷状態における給電について説明する。以下では、ＰＤＬ印刷状態の一例として、コンピュータ１０９からＰＤＬデータを受信し、受信したＰＤＬデータに基づいて印刷を行う場合について説明する。

コントローラ１０３のＣＰＵ３４０は、コンピュータ１０９からＬＡＮ１０８経由で受信したＰＤＬデータを解析し、印刷ジョブを生成する。次いで、ＣＰＵ３４０は、電源制御部３０３に対し、プリンタ装置１０４へ給電する指示を行う。この指示を受けた電源制御部３０３は、ＩＯ信号Ｐ＿ＯＮ３１０によってリレースイッチ３１１を切り替えて、電源３０１から電源ラインＰ３１２経由でプリンタ装置１０４へ給電させる。プリンタ装置１０４に電力が供給されると、ＣＰＵ３４０は、印刷ジョブを実行する。印刷ジョブでは、ＣＰＵ３４０は、メモリ３４１、バスコントローラ２０４、サブボード２２０のバスコントローラ２２４、サブボード２２０のＣＰＵ２２１へ印刷対象となるデータを送信する。また、ＣＰＵ３４０は、画像処理プロセッサ２２７、デバイスコントローラ２２６ａを経由して、プリンタ装置１０４へ上記データを送信する。プリンタ装置１０４は、受信したデータを印刷し、印刷を完了すると、その旨をＣＰＵ３４０へ通知する。ＣＰＵ３４０は、印刷を完了した旨を示す通知を受信すると、電源制御部３０３にプリンタ装置１０４への給電を停止する指示を行う。この指示を受けた電源制御部３０３は、ＩＯ信号Ｐ＿ＯＮ３１０によってリレースイッチ３１１を切り替えて、電源３０１からプリンタ装置１０４への給電を停止させる。

次に、ＣＰＵ３４０がスタンバイ状態からスリープ状態に移行する際の給電について説明する。ＣＰＵ３４０は、スタンバイ状態において、ユーザが操作部１０５等を操作しないまま所定の時間が経過した場合、ユーザが操作部１０５上の節電キー（不図示）を押下した場合、予め設定された時刻に達した場合等にスリープ状態へ移行する処理を開始する。具体的に、ＣＰＵ３４０は、電源制御部３０３にスリープ状態へ移行する指示を行う。この指示を受けた電源制御部３０３は、ＣＰＵ３４０のスリープ状態時に電源をオンするモジュールのみに給電する制御を行う。これにより、ＣＰＵ３４０がスリープ状態に移行する。スリープ状態に移行すると、画像形成装置１０１は、電力の消費量が抑えられ、また、スタンバイ状態へ移行するまでの時間が通常起動時よりも短縮可能となる。

次に、ＣＰＵ３４０がスリープ状態から復帰する際の給電について説明する。ＣＰＵ３４０は、スリープ状態において、特定の復帰要因を検知した際に、スリープ状態から復帰する処理を開始する。特定の復帰要因は、ファクシミリ通信の着信やオフフックを検知した場合、ユーザが操作部１０５上の節電キー（不図示）を押下した場合、ＵＳＢデバイスが画像形成装置１０１に接続された場合、予め設定された時刻に達した場合等を含む。これら特定の復帰要因を検知するために、スリープ状態時には、例えば、コントローラ１０３におけるＵＳＢコントローラ２０８、ネットワークコントローラ２１１、ＲＴＣ２１２、割り込みコントローラ（不図示）、操作部１０５の節電キー（不図示）、ＦＡＸ装置１０７の一部のモジュール、各種センサ（不図示）に給電されている。電源制御部３０３は、上記特定の復帰要因を示す割り込み信号を受信すると、ＣＰＵ３４０をスリープ状態から復帰させる。スリープ状態から復帰したＣＰＵ３４０は、その旨を電源制御部３０３に通知し、また、画像形成装置１０１のソフトウェアの状態を通常状態に戻すためのスリープ復帰処理を実行する。この通知を受けた電源制御部３０３は、スリープ状態からの復帰時に電源をオンするモジュールに給電する制御を行う。

例えば、コンピュータ１０９からＰＤＬデータを受信するといった特定の復帰要因が検知された場合、コントローラ１０３、プリンタ装置１０４、スキャナ装置１０２に給電される。なお、図３には、説明を容易にするために、スキャナ装置１０２に対する電源制御信号が示されていないが、プリンタ装置１０４に対する電源制御信号をスキャナ装置１０２に対する電源制御信号として共用しても良い。また、スキャナ装置１０２に対する別の電源制御信号（不図示）を使用しても良い。

次に、メインＣＰＵ３４０及びサブＣＰＵ２２１の異常動作時のリセット制御処理について説明する。

図４は、図２のサブＣＰＵ２２１が異常動作した際のリセット制御処理を説明するための図である。本実施の形態では、コントローラ１０３は、図４に示すように、リセット回路４３１と、２つのＷＤＴ（Watchdog Timer）回路、具体的に、第１のＷＤＴ回路４１１及び第２のＷＤＴ回路４１２を備える。リセット回路４３１は、コントローラ１０３をリセットするためのモジュールである。第１のＷＤＴ回路４１１及び第２のＷＤＴ回路４１２は、サブＣＰＵ２２１の異常動作を検知する。

図４において、サブＣＰＵ２２１は、所定の時間毎に、ＷＤＴリセット時間を設定するためのＷＤＴリセット信号を第１のＷＤＴ回路４１１及び第２のＷＤＴ回路４１２へそれぞれ送信する（ステップＳ１０１）。ＷＤＴリセット時間は、サブＣＰＵ２２１の異常動作の検知に用いられる。なお、本実施の形態では、第１のＷＤＴ回路４１１がサブＣＰＵ２２１の異常動作を第２のＷＤＴ回路４１２より早期に検知できるように、第１のＷＤＴ回路４１１のＷＤＴリセット時間には、第２のＷＤＴリセット時間より短い時間が設定される。例えば、第１のＷＤＴ回路４１１は、受信したＷＤＴリセット信号が示す時間、例えば、１０秒を第１のＷＤＴ回路４１１のＷＤＴリセット時間（以下、「第１のＷＤＴリセット時間」という。）（第１のタイマ時間）として設定する。また、第２のＷＤＴ回路４１２は、受信したＷＤＴリセット信号が示す時間、例えば、２０秒を第２のＷＤＴ回路４１２のＷＤＴリセット時間（以下、「第２のＷＤＴリセット時間」という。）（第２のタイマ時間）として設定する。

第１のＷＤＴリセット時間、例えば、１０秒が設定されてから当該１０秒が経過するまでにサブＣＰＵ２２１から次のＷＤＴリセット信号を受信しない場合、つまり、第１のＷＤＴリセット時間がタイムアウトした場合、第１のＷＤＴ回路４１１は、メインＣＰＵ３４０へ第１の割り込み信号を送信する（ステップＳ１０２）。

メインＣＰＵ３４０は、第１の割り込み信号を受信すると、第２のＷＤＴリセット時間を延長するためのＷＤＴリセット信号を第２のＷＤＴ回路４１２へ送信する（ステップＳ１０３）。第２のＷＤＴ回路４１２は、受信したＷＤＴリセット信号に従って、第２のＷＤＴリセット時間を所定の時間に延長する。所定の時間は、第２のＷＤＴリセット時間として設定された２０秒より長い時間であって後述するコントローラ１０３のリブート処理の実行に要する時間に或る程度のマージンを加味した時間、例えば、９０秒である。

また、メインＣＰＵ３４０は、ステップＳ１０３の処理を行った後、コントローラ１０３のリブート処理を実行する（ステップＳ１０４）。コントローラ１０３のリブート処理は、例えば、メインＣＰＵ３４０が制御する図４のＯＳ４０１やアプリケーション４０２に関するデータを保存する処理、ＨＤＤ１０６のアンマウント処理を含む。このようにして、本実施の形態では、第２のＷＤＴ回路４１２がサブＣＰＵ２２１の異常動作を検知する前にコントローラ１０３のリブート処理の実行を完了させる時間が確保される。

延長された第２のＷＤＴリセット時間、例えば、９０秒が設定されてから当該９０秒が経過するまでにサブＣＰＵ２２１から次のＷＤＴリセット信号を受信しない場合、つまり、延長された第２のＷＤＴリセット時間がタイムアウトした場合、第２のＷＤＴ回路４１２は、リセット回路４２１へ第２の割り込み信号を送信する（ステップＳ１０５）。画像形成装置１０１では、第２の割り込み信号に基づいて、画像形成装置１０１のシステムのリセット処理が実行される。具体的に、リセット回路４２１は、受信した第２の割り込み信号に従って、コントローラ１０３の各モジュールにリセット信号を送信し、コントローラ１０３をリセットする（ステップＳ１０６）。また、スキャナ装置１０２、プリンタ装置１０４、ＦＡＸ装置１０７等のデバイスは、それぞれに設けられる図４のリセット回路４３１によってデバイスをリセットする。リセット回路４３１は、コントローラ１０３のリセット状態を監視する。コントローラ１０３がリセットされた場合、リセット回路４３１は、デバイスに設けられるハードウェア４３２に対してリセット信号を発行して、デバイスをリセットする（ステップＳ１０７）。

上述した実施の形態によれば、第１のＷＤＴリセット時間のタイムアウトに基づいて第１のＷＤＴ回路４１１から出力された第１の割り込み信号に従って、第２のＷＤＴリセット時間が所定の時間に延長されると共に、コントローラ１０３のリブート処理が実行される。また、延長された第２のＷＤＴリセット時間のタイムアウトに基づいて第２のＷＤＴ回路４１２から出力された第２の割り込み信号に従って、システムのリセット処理が実行される。これにより、サブＣＰＵ２２１が異常動作した際にシステムをリセットすることができる。

また、上述した実施の形態では、コントローラ１０３のリブート処理は、画像形成装置１０１にインストールされたアプリケーション４０２に関するデータを保存する処理、ＨＤＤ１０６のアンマウント処理を含む。これにより、サブＣＰＵ２２１の異常動作に起因するシステムのリセットにおいて、上記アプリケーションに関するデータを保持することができ、また、ＨＤＤ１０６を正常に停止させることができる。

さらに、上述した実施の形態では、所定の時間は、コントローラ１０３のリブート処理の実行に要する時間を含む。これにより、システムのリセット処理を実行する前にコントローラ１０３のリブート処理の実行を完了させる時間を確保することができる。その結果、上記アプリケーションに関するデータの保持や、ＨＤＤ１０６の正常な停止を確実に行うことができる。

図５は、図２のメインＣＰＵ３４０及びサブＣＰＵ２２１の両方が異常動作した際のリセット制御処理を説明するための図である。

図５において、サブＣＰＵ２２１は、ステップＳ１０１の処理を行う。これにより、第１のＷＤＴ回路４１１に第１のＷＤＴリセット時間、例えば、１０秒が設定され、第２のＷＤＴ回路４１２に第２のＷＤＴリセット時間、例えば、２０秒が設定される。

第１のＷＤＴリセット時間がタイムアウトした場合、第１のＷＤＴ回路４１１は、ステップＳ１０２の処理により、メインＣＰＵ３４０へ第１の割り込み信号を送信する。ここで、メインＣＰＵ３４０が異常動作、例えば、ハングアップしている場合、メインＣＰＵ３４０は第１の割り込み信号に応答することができない。このような場合、本実施の形態では、ステップＳ１０３，Ｓ１０４の処理が行われない。

つまり、ステップＳ１０２にて設定された第２のＷＤＴリセット時間、例えば、２０秒がタイムアウトした場合、第２のＷＤＴ回路４１２は、ステップＳ１０５の処理により、リセット回路４２１へ第２の割り込み信号を送信する。次いで、画像形成装置１０１は、上述した図４のように、ステップＳ１０６，Ｓ１０７を実行して、システムのリセット処理を実行する。

上述した実施の形態では、メインＣＰＵ３４０が第１の割り込み信号の応答を出力しない場合、ステップＳ１０２にて設定された第２のＷＤＴリセット時間のタイムアウトに基づいて第２のＷＤＴ回路４１２から出力された第２の割り込み信号に従って、システムのリセット処理が実行される。これにより、メインＣＰＵ３４０及びサブＣＰＵ２２１の両方が異常動作した際にもシステムをリセットすることができる。

以上、本発明について、上述した実施の形態を用いて説明したが、本発明は上述した実施の形態に限定されるものではない。例えば、第１のＷＤＴ回路４１１の代わりにＲＴＣを使用しても良い。

上述した実施の形態では、リレースイッチ３１５は、電源制御部３０３以外のモジュール、例えば、ＣＰＵ３２０によってオンオフ制御されても良い。

また、上述した実施の形態では、印刷部３２８は、給紙ユニット１４２、マーキングユニット１４１、排紙ユニット１４３を備えていても良い。

上述した実施の形態では、コントローラ１０３が２つのＷＤＴ回路を備える構成について説明したが、この構成に限られず、コントローラ１０３が３つ以上のＷＤＴ回路を備えていても良い。例えば、コントローラ１０３が、メインＣＰＵ３４０の異常動作を検知する第３のＷＤＴ回路を備えていても良い。第３のＷＤＴ回路は、メインＣＰＵ３４０から所定の時間毎に送信されるＷＤＴリセット信号に基づいてＷＤＴリセット時間を設定する。当該ＷＤＴリセット時間がタイムアウトした場合、第３のＷＤＴ回路は、リセット回路４２１へ割り込み信号を送信して、システムのリセット処理を実行させる。このような構成により、メインＣＰＵ３４０及びサブＣＰＵ２２１のうちメインＣＰＵ３４０のみが異常動作した際にもシステムをリセットすることができる。

上述した実施の形態では、第１のＷＤＴリセット時間のタイムアウトに基づいて第１のＷＤＴ回路４１１から出力された第１の割り込み信号に従って、スキャナ装置１０２、プリンタ装置１０４、ＦＡＸ装置１０７等のデバイスへの給電を停止し、その後、ステップＳ１０３，Ｓ１０４の処理を実行しても良い。

図６は、図２のサブＣＰＵ２２１が異常動作した際の給電制御を含むリセット制御処理を説明するための図である。

図６において、サブＣＰＵ２２１は、ステップＳ１０１の処理を行う。これにより、第１のＷＤＴ回路４１１に第１のＷＤＴリセット時間、例えば、１０秒が設定され、第２のＷＤＴ回路４１２に第２のＷＤＴリセット時間、例えば、２０秒が設定される。

第１のＷＤＴリセット時間がタイムアウトした場合、第１のＷＤＴ回路４１１は、ステップＳ１０２の処理により、メインＣＰＵ３４０へ第１の割り込み信号を送信する。

メインＣＰＵ３４０は、第１の割り込み信号を受信すると、電源制御部３０３に指示を行って、電源３０１からコントローラ１０３が制御するデバイス（以下、「コントローラ制御デバイス」という。）への給電を停止させる（ステップＳ２０１）。コントローラ制御デバイスは、例えば、スキャナ装置１０２、プリンタ装置１０４、ＦＡＸ装置１０７である。電源３０１からコントローラ制御デバイスへの給電が停止すると、メインＣＰＵ３４０は、ステップＳ１０３の処理により、第２のＷＤＴリセット時間を延長するためのＷＤＴリセット信号を第２のＷＤＴ回路４１２へ送信する。第２のＷＤＴ回路４１２は、受信したＷＤＴリセット信号に従って、第２のＷＤＴリセット時間を、ステップＳ１０１の処理にて設定された時間、例えば、２０秒より長い所定の時間、例えば、９０秒に設定する。

また、メインＣＰＵ３４０は、ステップＳ１０３の処理を行った後、ステップＳ１０４の処理により、コントローラ１０３のリブート処理を実行する。コントローラ１０３のリブート処理を完了すると、メインＣＰＵ３４０は、第２のＷＤＴリセット時間を「０秒」に設定するためのＷＤＴリセット信号を第２のＷＤＴ回路４１２へ送信する。第２のＷＤＴ回路４１２は、受信したＷＤＴリセット信号に従って、第２のＷＤＴリセット時間を「０秒」に設定する。

第２のＷＤＴ回路４１２は、「０秒」に設定した第２のＷＤＴリセット時間がタイムアウトした場合、ステップＳ１０５の処理により、リセット回路４２１へ第２の割り込み信号を送信する。このようにして、本実施の形態では、コントローラ１０３のリブート処理を完了した直後に、システムのリセット処理の実行指示となる第２の割り込み信号が送信される。画像形成装置１０１では、第２の割り込み信号に基づいて、ステップＳ１０６，Ｓ１０７の処理により、システムのリセット処理が実行される。

上述した実施の形態では、第１のＷＤＴリセット時間のタイムアウトに基づいて第１のＷＤＴ回路４１１から出力された第１の割り込み信号に従って、コントローラ制御デバイスへの給電が停止され、その後、ステップＳ１０３，Ｓ１０４の処理が実行される。これにより、サブＣＰＵ２２１の異常動作に起因するシステムのリセットにおいて、コントローラ制御デバイスを正常に停止させることができる。

また、上述した実施の形態では、延長された第２のＷＤＴリセット時間がタイムアウトする前にコントローラ１０３のリブート処理を完了した場合、第２のＷＤＴリセット時間が０秒に設定される。これにより、リセット制御処理においてコントローラ１０３のリブート処理を完了した後の不要な待ち時間を無くすことができ、もって、リセット制御処理の実行時間を短縮することができる。

本発明は、上述の実施の形態の１以上の機能を実現するプログラムをネットワーク又は記憶媒体を介してシステム又は装置に供給し、該システム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読み出して実行する処理でも実現可能である。また、本発明は、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

１０１画像形成装置
１０２スキャナ装置
１０４プリンタ装置
１０７ＦＡＸ装置
２２１サブＣＰＵ
３４０メインＣＰＵ
４１１第１のＷＤＴ回路
４１２第２のＷＤＴ回路

Claims

システムの動作を制御するメインＣＰＵ及び特定の内部デバイスの動作を制御するサブＣＰＵを備えるコントローラを備える情報処理装置であって、
前記サブＣＰＵから受信した第１のリセット信号に従って第１のタイマ時間を設定する第１のＷＤＴ回路と、
前記サブＣＰＵから受信した第２のリセット信号に従って前記第１のタイマ時間より長い第２のタイマ時間を設定する第２のＷＤＴ回路と、
前記第１のタイマ時間のタイムアウトに基づいて前記第１のＷＤＴ回路から出力された第１の割り込み信号に従って、前記第２のタイマ時間を所定の時間に延長するように制御すると共に、前記コントローラのリブート処理の実行を制御する第１の制御手段と、
前記延長された第２のタイマ時間のタイムアウトに基づいて前記第２のＷＤＴ回路から出力された第２の割り込み信号に従って、前記システムのリセット処理の実行を制御する第２の制御手段とを備えることを特徴とする情報処理装置。
前記第１のＷＤＴ回路は、前記第１の割り込み信号を前記メインＣＰＵへ出力し、
前記メインＣＰＵが前記第１の割り込み信号の応答を出力しない場合、前記第２の制御手段は、前記サブＣＰＵから受信した前記第２のリセット信号に従って設定された第２のタイマ時間のタイムアウトに基づいて前記第２のＷＤＴ回路から出力された第２の割り込み信号に従って、前記システムのリセット処理の実行を制御することを特徴とする請求項１に記載の情報処理装置。
記憶手段を更に備え、
前記コントローラのリブート処理は、前記情報処理装置にインストールされたアプリケーションに関するデータを保存する処理、前記記憶手段のアンマウント処理を含むことを特徴とする請求項１又は２に記載の情報処理装置。
前記所定の時間は、前記コントローラのリブート処理の実行に要する時間を含むことを特徴とする請求項１乃至３のいずれか１項に記載の情報処理装置。
前記第１の制御手段は、前記第１の割り込み信号に従って、特定のモジュールへの給電を停止させた後に、前記第２のタイマ時間を前記所定の時間に延長するように制御すると共に、前記コントローラのリブート処理の実行を制御することを特徴とする請求項１乃至４のいずれか１項に記載の情報処理装置。
前記特定の内部デバイスは、スキャナ部、プリンタ部、ＦＡＸ部を含むことを特徴とする請求項１乃至５のいずれか１項に記載の情報処理装置。
前記延長された第２のタイマ時間がタイムアウトする前に前記コントローラのリブート処理を完了した場合、前記第２のタイマ時間が０秒に設定されることを特徴とする請求項１乃至６のいずれか１項に記載の情報処理装置。
システムの動作を制御するメインＣＰＵ及び特定の内部デバイスの動作を制御するサブＣＰＵを備えるコントローラと、第１のＷＤＴ回路と、第２のＷＤＴ回路とを備える情報処理装置の制御方法であって、
前記サブＣＰＵから受信した第１のリセット信号に従って前記第１のＷＤＴ回路に第１のタイマ時間を設定する第１の設定ステップと、
前記サブＣＰＵから受信した第２のリセット信号に従って前記第２のＷＤＴ回路に前記第１のタイマ時間より長い第２のタイマ時間を設定する第２の設定ステップと、
前記第１のタイマ時間のタイムアウトに基づいて前記第１のＷＤＴ回路から出力された第１の割り込み信号に従って、前記第２のタイマ時間を所定の時間に延長するように制御すると共に、前記コントローラのリブート処理の実行を制御する第１の制御ステップと、
前記延長された第２のタイマ時間のタイムアウトに基づいて前記第２のＷＤＴ回路から出力された第２の割り込み信号に従って、前記システムのリセット処理の実行を制御する第２の制御ステップとを有することを特徴とする情報処理装置の制御方法。
前記第１のＷＤＴ回路は、前記第１の割り込み信号を前記メインＣＰＵへ出力し、
前記メインＣＰＵが前記第１の割り込み信号の応答を出力しない場合、前記第２の制御ステップは、前記サブＣＰＵから受信した前記第２のリセット信号に従って設定された第２のタイマ時間のタイムアウトに基づいて前記第２のＷＤＴ回路から出力された第２の割り込み信号に従って、前記システムのリセット処理の実行を制御することを特徴とする請求項８に記載の情報処理装置の制御方法。
前記情報処理装置は、更に記憶手段を備え、
前記コントローラのリブート処理は、前記情報処理装置にインストールされたアプリケーションに関するデータを保存する処理、前記記憶手段のアンマウント処理を含むことを特徴とする請求項８又は９に記載の情報処理装置の制御方法。
前記所定の時間は、前記コントローラのリブート処理の実行に要する時間を含むことを特徴とする請求項８乃至１０のいずれか１項に記載の情報処理装置の制御方法。
前記第１の制御ステップは、前記第１の割り込み信号に従って、特定のモジュールへの給電を停止させた後に、前記第２のタイマ時間を前記所定の時間に延長するように制御すると共に、前記コントローラのリブート処理の実行を制御することを特徴とする請求項８乃至１１のいずれか１項に記載の情報処理装置の制御方法。
前記特定の内部デバイスは、スキャナ部、プリンタ部、ＦＡＸ部を含むことを特徴とする請求項８乃至１２のいずれか１項に記載の情報処理装置の制御方法。
前記延長された第２のタイマ時間がタイムアウトする前に前記コントローラのリブート処理を完了した場合、前記第２のタイマ時間が０秒に設定されることを特徴とする請求項８乃至１３のいずれか１項に記載の情報処理装置の制御方法。
システムの動作を制御するメインＣＰＵ及び特定の内部デバイスの動作を制御するサブＣＰＵを備えるコントローラと、第１のＷＤＴ回路と、第２のＷＤＴ回路とを備える情報処理装置の制御方法をコンピュータに実行させるプログラムであって、
前記情報処理装置の制御方法は、
前記サブＣＰＵから受信した第１のリセット信号に従って前記第１のＷＤＴ回路に第１のタイマ時間を設定する第１の設定ステップと、
前記サブＣＰＵから受信した第２のリセット信号に従って前記第２のＷＤＴ回路に前記第１のタイマ時間より長い第２のタイマ時間を設定する第２の設定ステップと、
前記第１のタイマ時間のタイムアウトに基づいて前記第１のＷＤＴ回路から出力された第１の割り込み信号に従って、前記第２のタイマ時間を所定の時間に延長するように制御すると共に、前記コントローラのリブート処理の実行を制御する第１の制御ステップと、前記延長された第２のタイマ時間のタイムアウトに基づいて前記第２のＷＤＴ回路から出力された第２の割り込み信号に従って、前記システムのリセット処理の実行を制御する第２の制御ステップとを有することを特徴とするプログラム。
システムの動作を制御するメインＣＰＵ及び特定の内部デバイスの動作を制御するサブＣＰＵを備えるコントローラを備える情報処理装置であって、
前記サブＣＰＵから受信した第１のリセット信号に従って第１のタイマ時間を設定する第１のＷＤＴ回路と、
前記メインＣＰＵから受信した第２のリセット信号に従って前記コントローラのリブート処理の実行に要する時間より長い第２のタイマ時間を設定する第２のＷＤＴ回路と、
前記第１のＷＤＴ回路は、前記コントローラのリブート処理の実行を制御し、前記メインＣＰＵは、前記コントローラのリブート処理が終了すると、前記コントローラのリブート処理が終了したことを示す通知を前記第２のＷＤＴ回路に行い、
前記第２のＷＤＴ回路は、前記第２のタイマ時間が経過する前に前記メインＣＰＵから前記通知を受けると、前記システムのリセット処理の実行を制御することを特徴とする情報処理装置。
前記第１のＷＤＴ回路は、前記第１のタイマ時間のタイムアウトに基づいて第１の割り込み信号を出力することにより、前記コントローラのリブート処理の実行を制御することを特徴とする請求項１６に記載の情報処理装置。
前記コントローラのリブート処理が終了した後、前記メインＣＰＵは、前記第２のタイマ時間を前記第２のリセット信号に従って設定された時間より短い所定の時間に設定する制御を行い、前記第２のＷＤＴ回路は、前記システムのリセット処理の実行を制御することを特徴とする請求項１６又は１７に記載の情報処理装置。
前記第２のＷＤＴ回路は、前記所定の時間に設定された第２のタイマ時間のタイムアウトに基づいてリセット回路へ第２の割り込み信号を出力することにより、前記システムのリセット処理の実行を制御することを特徴とする請求項１８に記載の情報処理装置。