JP2011060173A

JP2011060173A - 情報記憶制御装置、電子機器、画像形成装置、プログラム

Info

Publication number: JP2011060173A
Application number: JP2009211504A
Authority: JP
Inventors: Tatsuhiko Sekimoto; 辰彦関本
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 2009-09-14
Filing date: 2009-09-14
Publication date: 2011-03-24

Abstract

【課題】主制御部が正常に動作し得ない状態に陥っても情報退避処理を正常に行なうことができるようにする。
【解決手段】メインＣＰＵ２１２が電子機器の全体動作を制御する。メインＣＰＵ２１２が動作を制御するに当たって使用する情報をシステムメモリ２２２に記憶する。システムメモリ２２２とは別に情報退避用にブートメモリ２２４を用意する。情報退避処理を行なう機能部として、メインＣＰＵ２１２とは別に情報退避制御部２６０を設ける。メインＣＰＵ２１２の動作が正常であるか異常であるかを副監視部２６４で監視し、副監視部２６４がメインＣＰＵ２１２の異常な動作を検知したときには、情報退避処理部２６６は、システムメモリバス２５２と第１副データバス２５４の制御権をメインＣＰＵ２１２に解放させ、情報転送記憶部２８６を直接制御して、システムメモリ２２２の退避データ領域２２２ａの情報をブートメモリ２２４に退避する。
【選択図】図４

Description

本発明は、情報記憶制御装置、電子機器、画像形成装置、プログラムに関する。

一方の記憶装置に保持されている情報を他方の記憶装置に一時的に退避させ、また元に（前記一方の記憶装置に）戻す仕組みが提案されている（たとえば特許文献１を参照）。

特開２００３−３４６４８３号公報

特許文献１では、記憶素子の値を不揮発性記憶素子に退避させ、不揮発性記憶素子に退避された値を記憶素子に復元する記憶素子のデータ退避・復元装置を提案している。具体的には、特許文献１の仕組みでは、記憶素子に１対１に対応して設けられ、外部より入力されるデータ保持指示信号に応じて対応する記憶素子に記憶された値を退避させる不揮発性記憶素子を設けている。また、外部より入力されるデータ復元指示信号に応じて不揮発性記憶素子に退避された値を記憶素子に復元させるロード制御部を設けている。このような構成によって、外部から任意のタイミングで記憶素子の値を不揮発的に退避・復元するようにしている。

本発明は、装置の全体動作を制御している主制御部が正常に動作し得ない状態に陥っても記憶装置に保持されている情報の退避を行なうことのできる仕組みを提供することを目的とする。

請求項１に記載の発明は、電子機器の動作を制御する主制御部が前記電子機器の動作を制御するに当たって使用する情報を記憶する第１の記憶部と、前記第１の記憶部とは別の第２の記憶部と、前記主制御部とは別に設けられ、前記主制御部が異常な動作をしたときには、前記第１の記憶部に記憶されている情報の内の退避対象の情報を前記第２の記憶部に退避させるように制御する情報退避制御部と、を備えた情報記憶制御装置である。

請求項２に記載の発明は、請求項１に記載の発明において、前記情報退避制御部は、前記主制御部の動作が正常であるか異常であるかを監視する監視部と、前記監視部が前記主制御部の異常な動作を検知したときには、前記第１の記憶部に記憶されている退避対象の情報を前記第２の記憶部に退避させる情報退避処理部と、を備えている。

請求項３に記載の発明は、請求項１または２に記載の発明において、前記主制御部と前記第２の記憶部を接続する接続線は、前記主制御部と前記第１の記憶部を接続する接続線よりも低速の情報伝送を行なうものである。

請求項４に記載の発明は、請求項１〜３の内の何れか一項に記載の発明において、前記主制御部が異常な動作をしたときには、前記主制御部と前記第１の記憶部および前記第２の制御部を接続する接続線の制御権を前記情報退避制御部が持つ。

請求項５に記載の発明は、請求項１〜４の内の何れか一項に記載の発明において、前記情報退避制御部は、前記第１の記憶部に記憶されている退避対象の情報を前記主制御部を経由して前記第２の記憶部に退避させる。

請求項６に記載の発明は、請求項１〜４の内の何れか一項に記載の発明において、前記主制御部と前記第１の記憶部を接続する第１の接続線は複数の通信線を使用して情報を並列に転送する方式を採用しており、前記主制御部と前記第２の記憶部を接続する第２の接続線は単一の通信線を使用して情報を順次転送する方式を採用しており、前記主制御部と前記第１の記憶部を接続する第１の接続線と、前記主制御部と前記第２の記憶部を接続する第２の接続線の間には接続線変換部が設けられており、前記情報退避制御部は、前記第１の記憶部に記憶されている退避対象の情報を前記接続線変換部を経由して前記第２の記憶部に退避させる。

請求項７に記載の発明は、請求項１〜４の内の何れか一項に記載の発明において、前記主制御部と前記第１の記憶部を接続する第１の接続線は複数の通信線を使用して情報を並列に転送する方式を採用しており、前記主制御部と前記第２の記憶部を接続する第２の接続線は単一の通信線を使用して情報を順次転送する方式を採用しており、前記第１の記憶部は、前記第１の接続線と前記第２の接続線への接続を切替可能な接続切替部を有しており、前記情報退避制御部は、前記第１の記憶部に記憶されている退避対象の情報を前記接続切替部を経由して前記第２の記憶部に退避させる。

請求項８に記載の発明は、電子機器の動作を制御する主制御部の動作が正常であるか異常であるかを監視する監視部と、前記監視部が前記主制御部の異常な動作を検知したときには、前記電子機器の動作を制御するに当たって使用する情報を記憶する第１の記憶部に記憶されている退避対象の情報を前記第１の記憶部とは別の第２の記憶部に退避させる情報退避処理部と、を備え、前記監視部と前記情報退避処理部が、前記電子機器の動作を制御する主制御部とは別に設けられている情報記憶制御装置である。

請求項９に記載の発明は、全体の動作を制御する主制御部と、前記主制御部が前記制御を行なうに当たって使用する情報を記憶する第１の記憶部と、前記第１の記憶部とは別の第２の記憶部と、前記主制御部とは別に設けられ、前記主制御部が異常な動作をしたときには、前記第１の記憶部に記憶されている情報の内の退避対象の情報を前記第２の記憶部に退避させるように制御する情報退避制御部と、を備えた電子機器である。

請求項１０に記載の発明は、画像を出力媒体上に形成する画像形成部と、前記画像形成部を含む全体の動作を制御する主制御部と、前記主制御部が前記制御を行なうに当たって使用する情報を記憶する第１の記憶部と、前記第１の記憶部とは別の第２の記憶部と、前記主制御部とは別に設けられ、前記主制御部が異常な動作をしたときには、前記第１の記憶部に記憶されている情報の内の退避対象の情報を前記第２の記憶部に退避させるように制御する情報退避制御部と、を備えた画像形成装置である。

請求項１１に記載の発明は、電子機器の動作を制御する中央演算制御処理装置の動作が正常であるか異常であるかを監視する監視部と、前記監視部が前記中央演算制御処理装置の異常な動作を検知したときには、前記電子機器の動作を制御するに当たって使用する情報を記憶する第１の記憶部に記憶されている退避対象の情報を前記第１の記憶部とは別の第２の記憶部に退避させる情報退避処理部と、して、前記電子機器の動作を制御する中央演算制御処理装置とは別の中央演算制御処理装置を機能させるプログラムである。

請求項１，８，９，１０，１１に記載の発明によれば、全体動作を制御している主制御部が正常に動作し得ない状態に陥っても第１の記憶部に保持されている情報を第２の記憶部に退避させることができる。

請求項２に記載の発明によれば情報退避制御部自身で主制御部の異常の有無を監視した結果に基づいて退避処理を行なうことができる。

請求項３に記載の発明によれば情報退避用の第２の記憶部を入手が容易で低価格のもので実現できる。

請求項４に記載の発明によれば主制御部が接続線を正常に制御できないような異常状態になっても、退避処理を行なうことができる。

請求項５に記載の発明によれば主制御部を経由した退避処理を行なうことができる。

請求項６に記載の発明によれば、第１の記憶部の構成として一般的な仕様のものを使用して、主制御部を経由させずに退避処理を行なうことができる。

請求項７に記載の発明によれば、請求項６に記載の発明よりも簡易な回路構成で、主制御部を経由させずに退避処理を行なうことができる。

情報記憶制御装置が適用される電子機器の一例である電子写真方式の画像形成装置の一構成例を示す図である。電子計算機の機能を利用して画像形成装置をソフトウェア的に実現する場合のハードウェア構成の一例を示すブロック図である。比較例の情報記憶制御装置の構成を説明する図である。比較例の情報記憶制御装置の動作を説明するフローチャートである。第１実施形態の情報記憶制御装置の構成を説明する図である。第１実施形態の情報記憶制御装置の動作を説明するフローチャートである。第１実施形態の情報記憶制御装置の情報退避処理の詳細な動作を説明するフローチャートである。第２実施形態の情報記憶制御装置の構成を説明する図である。第３実施形態の情報記憶制御装置の構成を説明する図である。

以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、情報記憶制御装置が適用される電子機器の一例としては、たとえば、プリンタ装置、ファクシミリ装置、またはそれらの機能を有する複合機などの画像を出力媒体上に形成する画像形成部を備えている画像形成装置を例に説明する。ただしこれは一例であって、情報記憶制御装置が適用される電子機器は画像形成装置に限定されない。

＜画像形成装置の概要＞
図１は、情報記憶制御装置が適用される電子機器の一例である電子写真方式の画像形成装置の一構成例を示す図である。

本構成では、カラー画像形成用を想定して、画像形成に関わる主要部の構成としては、転写装置にて直接に用紙に像保持体のトナー像を転写体である用紙に転写させるのではなく、出力色ごとの画像形成部（出力エンジン）を一列に配置したタンデム型の構成を採る。たとえば、Ｋ（黒），Ｙ（イエロー），Ｍ（マゼンタ），Ｃ（シアン）の出力色に対応する複数の出力エンジンを、たとえばＫ→Ｙ→Ｍ→Ｃの順にインライン状に配列し、Ｋ，Ｙ，Ｍ，Ｃの画像を４つの出力エンジンで並行的（同時進行的）に処理する。配置位置に応じた時間を隔てて、１色ずつ中間転写体に像保持体のトナー像を転写（特に一次転写という）させ、その後、中間転写体上のトナー像を用紙に転写（特に二次転写という）させるように構成する。図は、その一部を示している。

図示のように、画像形成装置１は、像保持体の一例である感光体１０（感光体ドラム）を中心として、帯電装置２０、露光装置３０、図示しない攪拌機構を備えた現像装置４０、転写装置５０（一次転写装置５０ａおよび二次転写装置５０ｂ）、中間転写体の一例である中間転写ベルト５８、ブレード機構を持つクリーニング装置６０、定着装置７０を備えている。

帯電装置２０は、感光体１０の近傍に配された直流電源２２、交流バイアス電源２４、および帯電部２６を具備している。露光装置３０は、レーザ光源３２やポリゴンミラー３４やモータ３６を具備している。転写装置５０は、転写電源５２および転写部５４を具備している。定着装置７０は、用紙搬送路上の後流側の予め決められた位置に配されたロール機構を具備している。

現像装置４０には、現像剤粒子１０２が充填されている。図では、１つの現像剤粒子１０２を便宜的に１つの丸で示している。実際には、現像剤粒子１０２はたとえば、それぞれ物性や粒径の異なる磁性体から構成された（磁性を持つ）キャリア粒子と非磁性のトナー粒子（たとえば各色のトナー粒子）を主成分として含有する２成分方式のものである。キャリア粒子とトナー粒子の対によって、全体として磁性粉体が形成されるようにしている。トナー粒子は、キャリア粒子に静電力により互いに吸着されている。一般的には、キャリア粒子の粒径の方がトナー粒子の粒径よりも大きい。なお、トナー粒子としては、磁性トナーを使用してもよく、この場合キャリア粒子を使用しなくてもよい。現像剤粒子１０２は、実際にはさらに、キャリア粒子およびトナー粒子の他に外添剤などの他の粒子も含む。

現像装置４０は、収納容器１０１内に、表面に現像剤粒子１０２を引き連れて回転する回転ロールの一例である現像ロール１４０（マグロール、マグネットローラ、磁気搬送ローラとも言われる）を、周面が開口部１０１ａから少し突き出すように備える。現像ロール１４０内には、その内周縁に沿って、予め決められた間隔で予め決められた数のマグネット１４２が配置されている。

また、現像装置４０は、現像ロール１４０の近傍に、高さ規制部材や層形成部材や層規制部材として機能する規制トリマー１５０を備え、マグネット１４２による磁力線に沿ってできた現像剤粒子１０２の磁気ブラシの高さを規制するようになっている。

図示を割愛するが、収納容器１０１内には、現像剤粒子１０２を攪拌するとともに現像ロール１４０側に搬送する攪拌搬送ロールが設けられる。攪拌搬送ロールは、その回転動作によって、現像剤粒子１０２を現像ロール１４０側に攪拌しながら搬送する。

現像ロール１４０は、矢印Ｘ方向に回転される感光体１０とともに、感光体１０と対向する側のその表面の回転移動方向が、感光体１０の移動方向Ｘと同じ向き（矢印Ｙ方向）に回転される。感光体１０の移動方向Ｘと逆向きに回転駆動するようにしてもよい。

現像剤粒子１０２は、攪拌機能を持つ攪拌搬送ロール（図示せず）により攪拌され摩擦帯電されつつ現像ロール１４０側に搬送される。規制トリマー１５０によって現像剤粒子１０２の現像ロール１４０への吸着量が規制され一定の高さで現像ロール１４０の周縁に現像剤粒子１０２が付着する。キャリア粒子は、現像ロール１４０に内蔵されたマグネット１４２からの磁場により磁気ブラシを構成する。トナー粒子はキャリア粒子とともに、感光体１０に対向する部分まで搬送される。

画像形成装置１を複写装置として構成する場合、帯電装置２０によって、直流電源２２からの直流電圧に交流バイアス電源２４からの交流バイアス電圧を重畳させて帯電電位（初期電位）を生成し、この帯電電位で感光体１０の表面を一様な表面電位に帯電させる。

この後、原稿を図示しない読取装置によってスキャンして得た画像データに従って感光体１０の表面に露光装置３０に備えられるレーザ光源３２から発せられるレーザ・ビームをモータ３６により回転駆動されるポリゴンミラー３４でスキャンすることによって、感光体１０表面を露光して潜像電位からなる静電潜像を形成する。

続いて、現像装置４０は、図示しない攪拌機構において出力色のトナー粒子やキャリア粒子などでなる現像剤粒子１０２を混合しながら、その現像剤粒子１０２中のトナー粒子を感光体１０の表面に形成されている静電潜像に重畳することでトナー像を感光体１０の表面に形成させる。

すなわち、現像ロール１４０は、感光体１０に対向して設けられており、現像ロール１４０に吸着された現像剤粒子１０２のうちトナー粒子は、帯電されており、静電気力により感光体１０に吸着される。このとき、感光体１０の表面は、記録画像に応じて露光されることで静電潜像が形成されており、トナー粒子は、感光体１０に形成された静電潜像に応じて吸着される。これによって、感光体１０の表面に形成された潜像は現像化される。現像処理後のキャリア粒子と、感光体１０側に飛翔されなかったトナー粒子とは、収納容器１０１内に回収される。

この後、一次転写装置５０ａは、感光体１０の表面に形成されているトナー像を中間転写ベルト５８上に転写する。感光体１０と転写部５４ａとが対向する予め決められた範囲を一次転写領域と称する。

一方、クリーニング装置６０は、転写装置５０による転写後の感光体１０の表面に残留する残留トナーを除去する。清掃後の感光体１０の表面には残留電位が残っているが、帯電装置２０で初期電位を印加してから次の電子写真プロセスに利用される。

中間転写ベルト５８上のトナー像は、二次転写装置５０ｂの転写部５４ｂ側に送られる。この動作と同期して、給紙トレイからピックアップローラで用紙がピックアップされ、その用紙はさらに用紙搬送ロールで二次転写装置５０ｂの転写部５４ｂ側に搬送される。これによって、中間転写ベルト５８上のトナー像は、二次転写装置５０ｂ（転写部５４ｂ）により用紙上に転写される。中間転写ベルト５８と転写部５４ｂとが対向する予め決められた範囲を二次転写領域と称する。

転写済の用紙は定着装置７０側に搬送され、定着装置７０にて加熱溶融・圧着作用によりトナー像を転写体としての印刷用紙上に定着する。定着済の用紙は、図示しない排出装置によって、画像形成装置１の外に排紙される。

このような電子写真プロセスは、感光体１０に対する帯電、原稿イメージの露光、現像すなわち感光体１０へのトナー重畳、転写部材（中間転写ベルト５８や用紙）へのトナー転写およびトナー定着、感光体１０のクリーニングという複数の工程からなる。その動作の制御は図示しない主制御部が行なう。

＜電子計算機を利用した構成＞
図２は、画像形成装置１の他の構成例を示すブロック図である。ここで示す画像形成装置１の構成は、中央演算制御処理装置（ＣＰＵ：Central Processing Unit ）やＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）などのメモリを利用してソフトウェア的に画像形成装置１を構成する、すなわちパーソナルコンピュータなどのコンピュータ（電子計算機）の機能を利用して画像形成装置１をソフトウェア的に実現する場合のハードウェア構成の一例を示している。

本実施形態において、画像形成処理機能を実現する仕組みは、全てをハードウェア処理回路により構成することに限らず、その機能の一部についてはプログラムコードに基づき電子計算装置（コンピュータ）を用いてソフトウェア的に実現する態様にしてもよい。ソフトウェアにより画像形成処理を実行させる仕組みとすることで、ハードウェアの変更を伴うことなく処理手順や判定基準などが容易に変更されることとなる。

画像形成処理はハードウェアまたはソフトウェアの単独に限らずその両者の複合構成によっても実現され得る。ソフトウェアによる処理を実行する場合、処理手順を示したプログラムを、ハードウェアに組み込まれたコンピュータ内の記憶媒体に組み込んで（インストールして）実行させたり、各種処理が実行可能な汎用の電子計算装置にプログラムを組み込んで実行させる。

プログラムは、たとえば可搬型の記録媒体を通じて配布・提供される。たとえばプログラムは、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory ）やＦＤ（フレキシブルディスク）に格納されて配布・提供されてもよい。また、ＭＯ（Magneto Optical Disk）ドライブを設け、ＭＯに前記プログラムを格納してもよく、またフラッシュメモリなどの不揮発性の半導体メモリを利用したカード型の記憶媒体など、その他の記録媒体にプログラムを格納して配布・提供してもよい。

ソフトウェアを構成するプログラムは、記録媒体を介して配布・提供されることに限らず、通信手段（有線・無線は不問）を介して配布・提供されてもよい。たとえば、他のサーバなどからインターネットなどのネットワークを経由してプログラムをダウンロードして取得したり、または更新したりしてもよい。

画像形成処理を行なう機能を実現するプログラムコードを記述したファイルとしてプログラムが提供されるが、この場合、一括のプログラムファイルとして提供されることに限らず、コンピュータで構成されるシステムのハードウェア構成に応じて、個別のプログラムモジュールとして提供されてもよい。

たとえば、コンピュータが読み出したプログラムコードを実行することで、画像形成に関わる制御処理を行なう機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているＯＳ（オペレーティングシステム；基本ソフト）などが実際の処理の一部または全部を行ない、その処理によって画像形成に関わる制御処理を行なう機能が実現される場合であってもよい。

さらに、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張カードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づき、その機能拡張カードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部または全部を行ない、その処理によって画像形成に関わる制御処理を行なう機能が実現される場合であってもよい。

電子計算機には、たとえば、複写アプリケーションやプリンタアプリケーション、ファクシミリ（ＦＡＸ）アプリケーション、または他のアプリケーション用の処理プログラムなど、従来の画像形成装置（複合機）におけるものと同様のソフトウェアが組み込まれる。また、ネットワーク９を介して外部とのデータを送受信したりするための制御プログラムも組み込まれる。

このとき、画像形成に関わる制御処理を行なう機能を実現するプログラムコードを記述したファイルとしてプログラムが提供されるが、この場合、一括のプログラムファイルとして提供されることに限らず、コンピュータで構成されるシステムのハードウェア構成に応じて、個別のプログラムモジュールとして提供されてもよい。たとえば、既存の複写装置制御ソフトやプリンタ制御ソフト（プリンタドライバ）に組み込まれるアドインソフトとして提供されてもよい。

画像形成装置１を構成するコンピュータシステム９００は、コントローラー部９０１と、ハードディスク装置、フレキシブルディスク（ＦＤ）ドライブ、あるいはＣＤ−ＲＯＭ（Compact Disk ROM）ドライブ、半導体メモリコントローラなどの、記憶媒体からデータを読み出したり記録したりするための記録・読取制御部９０２とを有する。

コントローラー部９０１は、ＣＰＵ９１２、読出専用の記憶部であるＲＯＭ９１３、随時書込みおよび読出しが可能であるとともに揮発性の記憶部の一例であるＲＡＭ９１５、および不揮発性の記憶部の一例であるＲＡＭ（ＮＶＲＡＭと記述する）９１６を有している。ＣＰＵ９１２は、画像形成装置１（コンピュータシステム９００）の全体を制御する主制御部の一例である。

“揮発性の記憶部”とは、画像形成装置１（コンピュータシステム９００）の電源がオフされた場合には、記憶内容を消滅してしまう形態の記憶部を意味する。一方、“不揮発性の記憶部”とは、画像形成装置１（コンピュータシステム９００）のメイン電源がオフされた場合でも、記憶内容を保持し続ける形態の記憶部を意味する。記憶内容を保持し続けることができるものであればよく、半導体製のメモリ素子自体が不揮発性を有するものに限らず、バックアップ電源を備えることで、揮発性のメモリ素子を“不揮発性”を呈するように構成するものであってもよい。また、半導体製のメモリ素子により構成することに限らず、磁気ディスクや光ディスクなどの媒体を利用して構成してもよい。

また、コンピュータシステム９００は、ユーザインタフェースをなす機能部として、キーボードやマウスなどを有する指示入力部９０３と、操作時のガイダンス画面や処理結果などの情報をユーザに提示する表示出力部９０４と、処理対象の画像を読み取る画像読取部９０５（スキャナユニット）と、画像形成装置１における処理済みの画像を出力媒体（たとえば印刷用紙）に出力する画像形成部９０６と、各機能部との間のインタフェース機能をなすインタフェース部９０９を有する。

インタフェース部９０９としては、処理データ（画像データを含む）や制御データの転送経路であるシステムバス９９１の他、たとえば、画像読取部９０５とのインタフェース機能をなすスキャナＩＦ部９９５、画像形成部９０６や他のプリンタとのインタフェース機能をなすプリンタＩＦ部９９６、およびインターネットなどのネットワーク９との間の通信データの受け渡しを仲介する通信ＩＦ部９９９を有している。

表示出力部９０４は、たとえば画像読取部９０５で読み取った全体画像やガイダンス情報などの主要な情報を提示するための表示機能や、その他の付加的な情報を提示する表示機能を有する。なお、画像読取部９０５で読み取った全体画像を表示することは、本実施形態としては必須の構成要素ではない。表示された情報を確認しながら入力作業を効率的に行ない得るように、表示出力部９０４は指示入力部９０３の近傍に配置するのがよい。

表示出力部９０４は、たとえば、表示制御部９４２とＣＲＴ（Cathode Ray Tube；陰極線管）やＬＣＤ（Liquid Crystal Display；液晶）などでなるディスプレイ部９４４を有する。たとえば、表示制御部９４２が、ディスプレイ部９４４上に、ガイダンス情報や画像読取部９０５が取り込んだ全体画像などを表示させる。なお、表示面上にタッチパネル９３２を有するディスプレイ部９４４とすることで、指先やペンなどで情報を入力する指示入力部９０３を構成してもよい。

画像読取部９０５は、画像入力端末の機能を備えており、たとえばＣＣＤ固体撮像素子の全幅アレイを使用して、読取位置へ送られた原稿に光を照射することで、原稿上の画像を読み取り、この読み取った画像を表す赤Ｒ、緑Ｇ、青Ｂのアナログビデオ信号をデジタル信号へ変換する。

画像形成部９０６は、たとえば画像読取部９０５にて得られた画像信号により表される画像を、電子写真式、感熱式、熱転写式、インクジェット式、あるいは同様な従来の画像形成処理を利用して、普通紙や感熱紙上に可視画像を形成する（印刷する）。

このため、画像形成部９０６は、たとえばイエローＹ，マゼンタＭ，シアンＣ，ブラックＫの２値化信号などの印刷出力用データを生成する画像処理部９６２と、画像形成装置１をデジタル印刷システムとして稼働させるためのプリントエンジン９６４を備える。

このような構成において、ＣＰＵ９１２は、システムバス９９１を介してシステム全体の制御を行なう。ＲＯＭ９１３は、ＣＰＵ９１２の制御プログラムなどを格納する。ＲＡＭ９１５は、ＳＲＡＭ（Static Random Access Memory ）などで構成され、プログラム制御変数や各種処理のためのデータなどを格納する。また、ＲＡＭ９１５は、アプリケーションプログラムによって取得した電子ドキュメント（文字データのみに限らず画像データを含んでよい）や自装置に備えられている画像読取部９０５で取得した画像データ、さらには外部から取得した電子データなどを一時的に格納する領域を含んでいる。

画像形成装置１の各機能部分の全ての処理をソフトウェアで行なうのではなく、これら機能部分の一部をハードウェア回路にて行なう処理回路９０８を設けてもよい。因みに、ハードウェア回路とする場合、各処理機能に応じた専用のハードウェア回路とすることも考えられるが、ソフトウェアによる書換え可能なゲートアレイ、たとえばＦＰＧＡ（Field Programmable Gate Array ）を利用して構成することが望ましい。ＦＰＧＡを利用して各処理機能に応じたハードウェア回路を構成することで、完全なソフトウェア処理ほどではないが、処理手順や判定基準などが変更し得るようになる。

ここで、画像形成装置１は、可動部分を駆動する動力源や、高電圧や高熱で動作する機能部が存在する。動力源としてはたとえばモータが典型例であり、たとえば感光体１０、現像ロール１４０、定着装置７０の定着ロール、搬送部の搬送ローラなどを駆動するために使用される。高電圧で動作する機能部としてはたとえば帯電装置２０や転写装置５０が該当し、高熱で動作する機能部としてはたとえば定着装置７０が該当する。これらの各機能部に関しては、全体システムを制御する制御部（主制御部）の動作異常時には安全に画像形成装置１の動作を停止し、また、異常が解除されたときには正常に起動させるように構成する。

この停止・起動の機能を実現するためには、たとえば、主制御部が正常に動作しているか否かを監視し、動作異常時には前記の各機能部を障害が解決するまで停止させておくようにする機能を設けることが考えられる。たとえば、主制御部の動作を監視して、システム全体をリセットするウォッチドッグ検知機能を持たせることが考えられる。

一般的なウォッチドッグ検知機能は、主制御部の動作が異常になった時点でリセットをアクティブにするためにシステムメモリにある退避したいデータ、たとえば装置の動作履歴などを退避する時間が十分ではなく、履歴情報を確実に残すということが困難となる。

この対処のためには、たとえば、主制御部の動作異常時にシステムメモリにあるデータを退避するために、システムにリセットが掛る前にシステムメモリのデータの内で退避させておくべきデータを他のメモリに退避させた上でシステム全体のリセットをアクティブにする仕組みにすることが考えられる。そのための一手法としては、監視時間の異なるウォッチドッグ検知機能を実装して、データ退避のためを時間を作ることが考えられる。具体的には、監視時間の短い方のウォッチドッグ検知機能で動作異常を検知したらデータの退避処理を開始し、監視時間の長い方のウォッチドッグ検知機能で動作異常を検知したらリセット処理を開始する。２つのウォッチドッグ検知機能での監視時間の時間差を利用してデータの退避処理を行なうという考え方である。この仕組みを「監視時間差を利用した情報退避処理」と称する。

このようなウォッチドッグ検知機能に基づく停止・起動を制御しているのは主制御部であり、そもそも主制御部自身が正常に動作し得ない状態では情報退避処理を制御できない可能性がある。そのため、退避の必要なデータの全てを必ず退避できるとは限らない。

そこで、本実施形態では、主制御部が正常に動作し得ない状態でも情報退避処理を制御し得る仕組みにする。因みに、メインリセットがイネーブルになるまでの時間内で全てのデータを退避するものとする。

このため、機能構成としては、情報記憶制御装置における退避処理機能部分を主制御部（図２でのＣＰＵ９１２）の担当から切り離して、主制御部（ＣＰＵ９１２）が正常に動作し得ない状態でも情報退避処理を制御し得るようにする。たとえば、図２の場合は、処理回路９０８に情報退避制御部９８２を設けるようにする。一方、システムが正常に戻った段階でデータ復元処理を行なえばよく主制御部（ＣＰＵ９１２）によるソフトウェア制御が可能であり、情報記憶制御装置における復元処理機能部分は主制御部（ＣＰＵ９１２）の担当としておいてよい。もちろん、情報記憶制御装置における復元処理機能部分も主制御部（ＣＰＵ９１２）の担当から切り離してもよい。たとえば、図２の場合は、処理回路９０８に情報復元制御部９８４も設けて、処理回路９０８内に情報記憶制御装置の全体を組み込むようにする。

以下、具体的に説明する。なお、本実施形態の情報記憶制御装置の仕組みの理解を容易にするため、「監視時間差を利用した情報退避処理」を行なう比較例の仕組みについて説明し、その後に本実施形態の仕組みについて説明する。

＜情報記憶制御装置：比較例＞
図３〜図３Ａは、画像形成装置１やコンピュータシステム９００に適用される情報記憶制御装置の比較例を説明する図である。ここで、図３は、本実施形態の情報記憶制御装置２００に対する比較例の情報記憶制御装置２００Ｘの構成を説明する図である。図３Ａは、比較例の情報記憶制御装置２００Ｘの動作を説明するフローチャートである。

［比較例の構成］
図３に示すように、比較例の情報記憶制御装置２００Ｘは、メインＣＰＵ２１２（ＣＰＵ９１２と対応）、記憶部２２０、情報処理部２３０、監視部２４０を備えている。

記憶部２２０は、主記憶部（第１の記憶部）として機能するシステムメモリ２２２、退避記憶部（第２の記憶部）として機能するブートメモリ２２４（Boot Memory ）、および、不揮発性メモリ２２６（ＮＶＭ）を有する。これらは、メインＣＰＵ２１２と予め決められた情報転送速度を満たす接続線（いわゆるバス）で接続されている。各バスについては後述する。

メインＣＰＵ２１２は、情報の退避処理に介在する機能部として情報転送記憶部２８６（データ転送レジスタ）を有している。情報転送記憶部２８６は、情報退避処理時に、保持しているデータを第１副データバス２５４へシリアル形式で出力するためや、情報復元処理時に、第１副データバス２５４からのシリアル形式で入力されるデータをパラレル形成でシステムメモリ２２２に出力するために利用される。

メインＣＰＵ２１２とシステムメモリ２２２の間は比較的高速のパラレルデータ転送を行なう主データバス（以下システムメモリバス２５２（SYS Memory BUS）と称する）で接続されている。一方、メインＣＰＵ２１２と、ブートメモリ２２４、不揮発性メモリ２２６、情報処理部２３０の間は、システムメモリバス２５２よりは低速のシリアルデータ転送を行なう第１副データバス２５４で接続されている。

システムメモリバス２５２は、パラレルバスインタフェース（Parallel Bus Interface）を採用するもので、かつ第１副データバス２５４よりも高速の情報転送を行なうものであればよく、その限りにおいて、通信方式は問わない。基本的には、使用するシステムメモリ２２２の仕様に合わせたものとすればよい。

第１副データバス２５４は、シリアルバスインタフェース（Serial Bus Interface）を採用するもので、かつシステムメモリバス２５２よりも低速速の情報転送を行なうものであればよく、その限りにおいて、通信方式は問わない。たとえば第１副データバス２５４としては、ここではＳＰＩ（Serial Peripheral Interface ：シリアル・ペリフェラル・インタフェース）バスを適用している。第１副データバス２５４としてＳＰＩバスを適用することで、ＳＰＩバスに接続される従となる機能部（この例ではブートメモリ２２４、不揮発性メモリ２２６、情報処理部２３０）として安価で入手が容易なものを使用し得るようになる。因みに、ＳＰＩバスについては第２実施形態の情報記憶制御装置２００Ａの項で説明する。

なお、パラレルバスインタフェースは、機器内部で情報（テータ）を転送する接続線（バス）の方式のうち、複数の通信線（通信チャネル）を使用して情報を並列に転送する方式を用いるバスを意味する。たとえば、ＰＣＩ（Peripheral Component Interconnect ）バスが代表的に知られている。シリアルバスインタフェースは、機器内部で情報（テータ）を転送する接続線（バス）の方式のうち、単一の通信線（通信チャネル）を使用して情報を順次転送する方式を用いるバスを意味する。

因みに、この例では、第１副データバス２５４として、シリアルバスインタフェースの一例であるＳＰＩバスを使用しているが、パラレルバスインタフェースの一例であるＰＣＩバスを適用してもよい。また、この例では、メインＣＰＵ２１２とシステムメモリ２２２間の接続線（バス）と、メインＣＰＵ２１２と他のデバイス（この例ではブートメモリ２２４、不揮発性メモリ２２６、情報処理部２３０間の接続線（バス）を、異なる仕様のものにしているが、これらを共通の仕様のものにしてもよい。

システムメモリ２２２としては、たとえばＤＤＲ２（Double-Data-Rate2 Synchronous Dynamic Random Access Memory）を使用する。もちろん、これは一例に過ぎず、その他の仕様のＳＤＲＡＭを始めとする各種のＤＲＡＭを使用してもよい。ブートメモリ２２４としては、ＤＤＲ２以外の汎用的なＤＲＡＭを使用する。なお、ブートメモリ２２４は、好ましくは不揮発性のＲＡＭにするのが望ましい。

ここで、システムメモリ２２２には、システムにリセットが掛ったときに退避させるデータを格納する退避データ領域２２２ａとそれ以外の通常のデータを格納する通常データ領域２２２ｂがある。退避データ領域２２２ａには、たとえば動作履歴情報（動作ログ）を記憶するようにする。動作履歴情報には、たとえば、アプリケーション、ＯＳ、情報処理内容、警告などの履歴を逐一記録しておき、障害発生時や復帰時に参照し得るように、たとえばテキストファイルで作成しておく。たとえば、システムリセット時にデータ退避を開始したとき、この動作履歴情報をブートメモリ２２４に退避させておき、システムが正常に戻った段階でその動作履歴情報をシステムメモリ２２２に戻すことで、システムがリセットされる前の動作状態から動作を復帰（再開）し得るようにする。

情報処理部２３０は、たとえばＦＰＧＡで構成されている。ＦＰＧＡは必要とされる処理機能に応じて、内部の論理回路の構成を書換え可能になっている。

監視部２４０は、メインＣＰＵ２１２の処理動作の異常の有無を監視する機能部であり、この例では、主たる監視を行なう主監視部２４２と、従の監視を行なう副監視部２４４を有する。

なお、メインＣＰＵ２１２の処理動作の異常としては、搭載基板の内部に発生した一時的なノイズなどによって起こるソフトウェア処理の暴走が典型例であるが、これに限定されるものではなく、ハードウェア故障を契機とするソフトウェア処理動作の異常も含む。

監視部２４０の各監視部２４２，２４４は、いわゆる番犬時計（ウォッチドッグタイマ：Watch Dog Timer ）と称される機能を利用して、プログラム処理が正常に進行しているか否かを監視する。この番犬時計機能の実現のために、メインＣＰＵ２１２から主監視部２４２と副監視部２４４には、監視信号の一例としてのウォッチドッグクロックWDCK（Watch Dog Clock ）が供給されるようになっている。メインＣＰＵ２１２は、プログラム処理が正常に進行している段階ではウォッチドッグクロックWDCKとして一定サイクルのパルスを出力するが、プログラム処理が正常に進行しなくなった段階ではそのパルス出力を停止する。

監視部２４０の各監視部２４２，２４４は、たとえば、画像形成装置１の可動部分を駆動するモータや、高電圧を発生する機能部（たとえば帯電装置２０や転写装置５０）や発熱する機能部（たとえば定着装置７０）を障害が解決するまで停止させておくための指示信号（リセット信号：RESET Signal）を発生する。

主監視部２４２と副監視部２４４におけるそれぞれの監視時間の設定値はハードウェア設定であり、ソフトウェア処理では変更できない（固定と称する）ものとする。たとえば、主監視部２４２（Main Watch dog timer）の監視時間は１０００ｍｓｅｃであり、副監視部２４４（Sub Watch dog timer ）の監視時間は１００ｍｓｅｃであるとする。

主監視部２４２は、ウォッチドッグクロックWDCKのパルスをカウントして一定時間（ここでは監視時間１０００ｍｓｅｃ）パルス出力がない場合には主リセット信号RST1（Main RESET）をイネーブル（enable：アクティブ）にする。副監視部２４４は、ウォッチドッグクロックWDCKのパルスをカウントして一定時間（ここでは監視時間１００ｍｓｅｃ）パルス出力がない場合には副リセット信号RST2（Sub RESET ）をイネーブルにする。この例では、主リセット信号RST1および副リセット信号RST2は、通常動作時にはＨ（ハイ）レベルで、リセットを掛けるイネーブルレベルはＬ（ロー）レベルである。

図示した例では、主監視部２４２から発せられる主リセット信号RST1がシステムメモリ２２２を除く各部、すなわち、メインＣＰＵ２１２、ブートメモリ２２４、不揮発性メモリ２２６、情報処理部２３０に供給されている。一方、副監視部２４４から発せられる副リセット信号RST2がメインＣＰＵ２１２にのみに供給されている。

主監視部２４２と副監視部２４４は、メインＣＰＵ２１２から供給されたウォッチドッグクロックWDCKに基づいて計時処理を行ない、ウォッチドッグクロックWDCKのパルス出力が停止し設定されている監視時間になってタイマがタイムアップすると主リセット信号RST1や副リセット信号RST2をアクティブ状態にすることで受け手側にリセットを掛ける。「リセットを掛ける」とは、初期状態にすることを意味する。因みに、ウォッチドッグクロックWDCKのパルス出力が継続している限りはタイマがタイムアップすることがなく、リセットが掛ることはない。

たとえば、メインＣＰＵ２１２は、副リセット信号RST2がイネーブルになると情報退避処理を開始する。また、メインＣＰＵ２１２は、主リセット信号RST1がイネーブルになると自身をリセット状態（初期状態）にする。

ブートメモリ２２４と不揮発性メモリ２２６は、主リセット信号RST1がイネーブルになると、メモリ内部のデータを読み書きするステートマシーンの状態を初期状態に戻す。

情報処理部２３０は、主リセット信号RST1がイネーブルになると自身をリセット状態（初期状態）にする。

［比較例の動作］
図３Ａを参照して比較例の情報記憶制御装置２００Ｘにおける情報退避処理と情報復元処理について説明する。

なお、ここでは、メインリセット（主リセット信号RST1）がイネーブルになるまでの時間内で全てのデータを退避することを前提とする。換言すると、主リセット信号RST1がイネーブルになり、システム全体がリセットする前にデータ退避を完結させることを前提とする。

メインＣＰＵ２１２に動作異常が発生すると（Ｓ１１０）、ウォッチドッグクロックWDCKのパルス出力が停止（ＯＦＦ）する（Ｓ１１２）。

ウォッチドッグクロックWDCKのパルス出力は監視部２４０の２つの監視部２４２，２４４に供給されており、そのパルス出力の停止によって２つの監視部２４２，２４４の内の監視時間の設定値が小さい方が先にリセット信号をイネーブルにする。この例では、副監視部２４４の方が先に副リセット信号RST2をイネーブルにする（Ｓ１２０）。
メインＣＰＵ２１２は、副リセット信号RST2がイネーブルになると、システムメモリ２２２の退避データ領域２２２ａの記憶情報をブートメモリ２２４に退避する処理を開始する（Ｓ１３０）。たとえば、副監視部２４４でウォッチドッグクロックWDCKのパルスをカウントして一定時間（たとえば監視時間１００ｍｓｅｃ）パルス出力がない場合にはメインＣＰＵ２１２にて情報退避処理を開始する。

この際には、メインＣＰＵ２１２は、システムメモリ２２２のデータ（特に退避データ領域２２２ａ）を読み出して情報転送記憶部２８６を経由してブートメモリ２２４に転送するという情報退避処理を行なう（Ｓ１４０，Ｓ１４４−ＮＯ）。メインＣＰＵ２１２は、退避データ領域２２２ａに記憶されている情報を全てブートメモリ２２４に転送し終えると（Ｓ１４４−ＹＥＳ）、データ退避タスクを終了する。

その後、２つの監視部２４２，２４４の内の監視時間の設定値が大きい方もリセット信号をイネーブルにする。この例では、主監視部２４２の方が遅れて主リセット信号RST1をイネーブルにする（Ｓ１５０）。主リセット信号RST1が供給されるメインＣＰＵ２１２を始めとする各機能部は、主リセット信号RST1がイネーブルになるとリセット状態にする（Ｓ１５２）。

一旦、リセット状態に入ると、主リセット信号RST1と副リセット信号RST2の双方のイネーブル状態が解除されるまでリセット状態を継続する（Ｓ１６０−ＮＯ）。つまり、動作異常時には各機能部を障害が解決するまで停止させておくようにする。

動作異常状態から復帰するとメインＣＰＵ２１２はウォッチドッグクロックWDCKのパルス出力を再開する。監視部２４０の主監視部２４２と副監視部２４４は、主リセット信号RST1と副リセット信号RST2のイネーブル状態を解除する（Ｓ１６０−ＹＥＳ）。これによって、各機能部は、リセット状態から解放され、たとえば、メインＣＰＵ２１２は、再起動処理（ブート処理：Boot処理）を開始する（Ｓ１６２）。

この際には、メインＣＰＵ２１２は先ず、ブートメモリ２２４に退避しておいた退避データ領域２２２ａの記憶情報を元の退避データ領域２２２ａに展開（復元）する情報復元処理を実行する（Ｓ１６４）。情報復元処理が完了すると、メインＣＰＵ２１２を始めとする各機能部は正常状態に戻りリセットされる前の動作状態から動作を再開し得るようになる（Ｓ１６６）。

ここで、比較例の仕組みでは、「監視時間差を利用した情報退避処理」を行なう構成を採用しており、２つのウォッチドッグ検知機能用の主監視部２４２と副監視部２４４を設けており、主監視部２４２だけの場合よりも回路規模が大きくなっている。

監視時間差を調整することが考えられるが、比較例の仕組みでは、退避時間がハードウェア設定のため（１０００ｍｓ−１００ｍｓ＝９００ｍｓで固定）、退避データ量に応じた時間調整をするためにハードの変更が必要になる。主監視部２４２と副監視部２４４にソフトウェアで設定値を変更し得るレジスタを設けることが考えられるが、ここではそのような仕組みを採っていない。

また、主リセット信号RST1がイネーブルになったときに、情報退避処理が途中のときには、メインＣＰＵ２１２はリセット処理を退避処理が完了するまで保留することが考えられる。しかしながら、リセット処理を保留させた場合、その期間は、可動部の駆動部（モータ）や高電圧機能部や発熱機能部の異常動作が継続する可能性があり好ましくない。

さらに、ウォッチドッグ検知機能に基づく停止・起動を制御しているのはメインＣＰＵ２１２であり、そもそもメインＣＰＵ２１２自身が正常に動作し得ない状態では、情報退避処理を正常に制御できない可能性がある。

＜情報記憶制御装置：第１実施形態＞
図４〜図４Ｂは、画像形成装置１やコンピュータシステム９００に適用される情報記憶制御装置の第１実施形態を説明する図である。ここで、図４は、第１実施形態の情報記憶制御装置２００Ａの構成を説明する図である。図４Ａは、第１実施形態の情報記憶制御装置２００Ａの動作を説明するフローチャートである。図４Ｂは、第１実施形態の情報記憶制御装置２００Ａの情報退避処理の詳細な動作を説明するフローチャートである。

［第１実施形態の構成］
図４に示すように、第１実施形態の情報記憶制御装置２００Ａは、記憶部２２０、情報処理部２３０、監視部２４０、情報退避制御部２６０を備えている。ここでは、メインＣＰＵ２１２（ＣＰＵ９１２と対応）を情報記憶制御装置２００Ｘから外して記載しているが、このメインＣＰＵ２１２も含めて情報記憶制御装置２００Ｘと捉えてもよい。また、情報記憶制御装置２００の最小構成としては情報退避制御部２６０のみで構成されることもある。これらの点は後述する他の実施形態の情報記憶制御装置２００においても同様である。

端的には、第１実施形態の情報記憶制御装置２００Ａは、比較例の情報記憶制御装置２００Ｘに対して、先ず副監視部２４４を取り外しており、また、副監視部２４４の機能部分も含む情報退避制御部２６０をメインＣＰＵ２１２とは別に備えている。ここで、第１実施形態において、情報退避制御部２６０は、その機能を情報処理部２３０のＦＰＧＡを利用して構成するようにしている。

なお、システムが正常に戻った段階でデータ復元処理を行なえばよくソフトウェア制御が可能であり、情報記憶制御装置２００における復元処理機能部分はメインＣＰＵ２１２の担当としておいてよい。もちろん、情報記憶制御装置２００における復元処理機能部分もメインＣＰＵ２１２の担当から切り離してもよい。たとえば、図示するように、情報処理部２３０（ＦＰＧＡ）に情報復元制御部２７０も設けて、ＦＰＧＡ内に情報記憶制御装置の全体機能を組み込むようにすることも考えられる。

ＦＰＧＡを利用して情報退避制御部２６０や情報復元制御部２７０を構成することで、完全なソフトウェア処理ほどではないが、処理手順や判定基準などが変更し得るようになる。もちろん、これは一例に過ぎず、ＦＰＧＡとは別の専用のハードウェア回路で情報退避制御部２６０や情報復元制御部２７０を構成してもよい。

情報退避制御部２６０には、メインＣＰＵ２１２からウォッチドッグクロックWDCKが供給されるようになっている。メインＣＰＵ２１２と情報処理部２３０の間は、システムメモリバス２５２よりは低速のデータ転送を行なう第１副データバス２５４で接続されているとともに、情報退避制御部２６０については、第１副データバス２５４とは別に、システムメモリバス２５２よりは低速のシリアルデータ転送を行なう第２副データバス２５６で接続されている。

第２副データバス２５６は、退避制御用に設けられた専用のインタフェースである。第２副データバス２５６としては、ここではＩ２Ｃバスを適用している。第２副データバス２５６としてＩ２Ｃバスを適用することで、Ｉ２Ｃバスに接続される情報退避制御部２６０として安価で入手が容易な部材（この例ではＦＰＧＡ）を使用し得るようになる。なお、第２副データバス２５６を設けずに、第１副データバス２５４を利用して情報退避処理を開始するに当たっての制御情報をメインＣＰＵ２１２に送るようにしてもよい。また、比較例でも述べたことと組み合わせると、システムメモリバス２５２、第１副データバス２５４、第２副データバス２５６を纏めて共通の仕様のものにすることも考えられる。

ここで、第１副データバス２５４に適用されるＳＰＩバスと第２副データバス２５６に適用されるＩ２Ｃバスは、何れも同期式のシリアル通信バスであるが、以下のような相違点がある。先ず、ＳＰＩは、接地線（ＧＮＤ）以外に、ＳＣＫ（シリアルクロック）と単方向のＳＤＩ，ＳＤＯの３本の信号線で通信する。ＳＰＩバスには、複数のスレーブ装置（従たるデバイス）を接続できるが、各スレーブ装置を特定するためにマスタはＳＳ（スレーブセレクト）信号でスレーブを選択することが必要になる。つまり、信号線は４本で構成される。因みに、１つのデバイスを接続する場合はＳＳ（スレーブセレクト）信号を固定することで３本の信号線で接続してもよいことになっている。

一方、Ｉ２Ｃバスは、接地線（ＧＮＤ）以外に、ＳＣＬ（シリアルクロック）と、双方向のＳＤＡ（シリアルデータ）の２本の信号線で通信する。Ｉ２Ｃバスには、複数のスレーブ装置を接続でき、マスタは個別に決められたスレーブ装置のアドレスを指定してスレーブ装置を選択してからそのスレーブ装置と通信を開始する。

情報退避制御部２６０は、副監視部２４４と同様の機能部である副監視部２６４と、副監視部２６４の監視結果に基づき、情報の退避処理を実行する情報退避処理部２６６とを有する。

情報退避処理部２６６は、第２副データバス２５６（Ｉ２Ｃバス）を制御する制御機能の他に、制御権（使用権）が与えられたときには、第１副データバス２５４（ＳＰＩバス）も制御する制御機能（ＳＰＩ・Ｉ２Ｃコントローラの機能）を持つものとする。

副監視部２６４は、主監視部２４２と同様に、監視時間の設定値はハードウェア設定であり、通常の処理では変更できない（固定と称する）ものでよい。ここでも、たとえば、主監視部２４２の監視時間は１０００ｍｓｅｃであり、副監視部２６４の監視時間は１００ｍｓｅｃであるとする。

なお、本実施形態においては、情報退避制御部２６０に副監視部２６４を備えることは必須ではなく、たとえば、情報退避処理部２６６が、ウォッチドッグクロックWDCKのパルス出力の有無を判定する仕組みにしてもよい。実態としては、情報退避処理部２６６が副監視部２６４の機能を兼ねる構成であるとも言える。

この場合、情報退避処理部２６６は、ウォッチドッグクロックWDCKのパルス出力の停止を検知したら、直ちに情報退避処理を開始する。もちろん、このことは、比較例においても言えることであり、メインＣＰＵ２１２は、ウォッチドッグクロックWDCKのパルス出力を停止するとともに、システムメモリ２２２の退避データ領域２２２ａの記憶情報をブートメモリ２２４に退避する処理を開始するようにしてもよい。

第１実施形態の情報退避制御部２６０による情報退避処理は、「監視時間差を利用した情報退避処理」とは異なる。退避したいデータ量によって情報退避処理に要する時間が異なるが、メインリセット（主リセット信号RST1）がイネーブルになるまでの時間内で全てのデータを退避することを前提とする。そして、情報退避制御部２６０が主体となって情報退避処理を行なう構成にすることで、メインＣＰＵ２１２自身が正常に動作し得ない状態でも、退避させるべきデータを確実に退避させる。

第１実施形態では、システムメモリバス２５２と第１副データバス２５４（ＳＰＩバス）の制御権（使用権）を、メインＣＰＵ２１２の異常動作時には、情報退避制御部２６０（詳しくは情報退避処理部２６６）が持つようにする。つまり、メインＣＰＵ２１２の通常動作時と異常動作時で、バスの制御権（使用権）を、メインＣＰＵ２１２と情報退避制御部２６０（詳しくは情報退避処理部２６６）で切り替えるようにする。

たとえば、システムメモリバス２５２と第１副データバス２５４（ＳＰＩバス）については、その制御主体は、ウォッチドッグクロックWDCKのパルス出力がある通常時はメインＣＰＵ２１２であり、ウォッチドッグクロックWDCKのパルス出力が停止したときには情報退避処理部２６６となるように構成しておく。詳しくは、メインＣＰＵ２１２のソフトウェア動作が暴走したことを情報退避制御部２６０（の副監視部２６４）で検知したときには、メインＣＰＵ２１２に対してシステムメモリバス２５２と第１副データバス２５４（ＳＰＩバス）の制御を解除させるとともに情報退避制御部２６０による制御に変更する。

この仕組みの実現のために、メインＣＰＵ２１２は、データ移行タスク制御レジスタ２８０を有するものとする。ウォッチドッグクロックWDCKのパルス出力がある通常時は（リセットが解除されたときも含む）、データ移行タスク制御レジスタ２８０のビットデータを「０」にする。この状態では、メインＣＰＵ２１２が、システムメモリバス２５２と第１副データバス２５４（ＳＰＩバス）の制御主体となる動作モードであるとする。

一方、メインＣＰＵ２１２の異常動作時には、データ移行タスク制御レジスタ２８０のビットデータを「１」に変更する。この状態では、メインＣＰＵ２１２は、システムメモリバス２５２と第１副データバス２５４（ＳＰＩバス）の制御を開放する。その代りに、情報退避処理部２６６が、システムメモリバス２５２と第１副データバス２５４（ＳＰＩバス）の制御主体となる動作モードに移行する。

ここで、データ移行タスク制御レジスタ２８０のビットデータを「０」や「１」に設定する仕組みとしては、次の２つの手法の何れを採用してもよい。第１の手法は、メインＣＰＵ２１２がデータ移行タスク制御レジスタ２８０のビットデータを設定する動作主体となる場合である。たとえば、メインＣＰＵ２１２は、通常時やリセット解除時には、データ移行タスク制御レジスタ２８０の値を「０」にする。情報退避制御部２６０は、メインＣＰＵ２１２の動作異常を副監視部２６４で検知すると、情報退避処理部２６６はデータ退避開始コマンドを第２副データバス２５６（Ｉ２Ｃバス）経由でメインＣＰＵ２１２に送る。これを受け取ったメインＣＰＵ２１２がデータ移行タスク制御レジスタ２８０のビットデータを「１」に変更する。

第２の手法は、情報退避制御部２６０の情報退避処理部２６６が、第２副データバス２５６（Ｉ２Ｃバス）経由でデータ移行タスク制御レジスタ２８０のビットデータを直接に設定する動作主体となる場合である。たとえば、情報退避処理部２６６は、通常時やリセット解除時には、データ移行タスク制御レジスタ２８０の値を「０」にする。情報退避制御部２６０は、メインＣＰＵ２１２の動作異常を副監視部２６４で検知すると情報退避処理部２６６がデータ移行タスク制御レジスタ２８０のビットデータを「１」に変更する。

何れの手法も、データ移行タスク制御レジスタ２８０の値が「０」のときには、メインＣＰＵ２１２が、システムメモリバス２５２と第１副データバス２５４（ＳＰＩバス）の制御主体となる動作モードになる。また、データ移行タスク制御レジスタ２８０の値が「１」のときには、メインＣＰＵ２１２は、システムメモリバス２５２と第１副データバス２５４（ＳＰＩバス）の制御を開放し、情報退避処理部２６６が、システムメモリバス２５２と第１副データバス２５４（ＳＰＩバス）の制御主体となる動作モードに移行する。

また、第１実施形態のメインＣＰＵ２１２は、情報退避処理部２６６により情報の退避処理を実行可能とするための機能部として情報転送記憶部２８６（データ転送レジスタ）を有している。第１実施形態では、情報退避処理時には、情報転送記憶部２８６は、メインＣＰＵ２１２そのもので制御されるのではなく、情報退避処理部２６６から第２副データバス２５６（Ｉ２Ｃバス）経由で直接に制御し得る構成のもとする。換言すると、メインＣＰＵ２１２によるウォッチドッグの処理（タスク）とは別構成とすることで、情報転送記憶部２８６を情報退避処理部２６６により直接に制御し得るようにする。

情報転送記憶部２８６をメインＣＰＵ２１２の制御下においた場合、メインＣＰＵ２１２のソフトウェア動作が暴走すると、メインＣＰＵ２１２に接続されているシステムメモリ２２２のデータ（特に退避データ領域２２２ａ）を読み出して情報転送記憶部２８６を経由してブートメモリ２２４に退避するという動作を制御できない可能性がある。

これに対して、情報転送記憶部２８６を情報退避制御部２６０（情報退避処理部２６６）の制御下においた場合、メインＣＰＵ２１２のソフトウェア動作が暴走しても、メインＣＰＵ２１２に接続されているシステムメモリ２２２のデータ（特に退避データ領域２２２ａ）を読み出して情報転送記憶部２８６を経由してブートメモリ２２４に退避するという動作を情報退避制御部２６０が行なうようになる。メインＣＰＵ２１２が正常に動作し得ない状態でも情報退避処理が確実になされるようになる。

因みに、先にも説明したが、本実施形態では、メインリセット（主リセット信号RST1）がイネーブルになるまでの時間内で全てのデータを退避することを前提としており、主リセット信号RST1がデータ退避中にイネーブルになることはない。つまり、主リセット信号RST1がイネーブルになり、システム全体がリセットする前にデータ退避を完結させることを前提とする。情報退避制御部２６０（この例ではＦＰＧＡで構成）がリセットされると、ＦＰＧＡ内部の全ての機能がリセットされてしまうため、リセットされる前に全てのシーケンスを完了する必要がある点を考慮したものである。

［第１実施形態の基本動作］
図４Ａ〜図４Ｂを参照して第１実施形態の情報記憶制御装置２００Ａにおける情報退避処理と情報復元処理について説明する。なお、処理ステップには２００番台の番号を付すとともに、比較例の情報記憶制御装置２００Ｘにおける処理と同様または類似の処理ステップには、比較例と同じ１０番台と１番台の番号を付す。

因みに、データ移行タスク制御レジスタ２８０と情報転送記憶部２８６は、何れも、第２副データバス２５６（Ｉ２Ｃバス）経由で直接に制御可能な構成の場合で説明する。また、情報復元処理はメインＣＰＵ２１２が行なうものとして説明する。

先ず、情報退避処理部２６６は、情報退避制御部２６０の情報退避処理部２６６とメインＣＰＵ２１２間の第２副データバス２５６（Ｉ２Ｃバス）を利用して、データ移行タスク制御レジスタ２８０に直接にアクセスして、ビットデータを「０」に設定する（Ｓ２０４）。この状態では、メインＣＰＵ２１２が、システムメモリバス２５２と第１副データバス２５４（ＳＰＩバス）の制御主体となる動作モードになる（Ｓ２０８）。

メインＣＰＵ２１２に動作異常が発生すると（Ｓ２１０）、ウォッチドッグクロックWDCKのパルス出力が停止（ＯＦＦ）する（Ｓ２１２）。

ウォッチドッグクロックWDCKのパルス出力は監視部２４０の主監視部２４２と情報退避制御部２６０の副監視部２６４に供給されている。副監視部２６４は、ウォッチドッグクロックWDCKのパルス出力が停止したことを検知し、情報退避処理部２６６に情報退避処理の開始を指示する（Ｓ２２０）。
これを受けて、情報退避制御部２６０は、データ退避タスクに移行し、情報退避処理部２６６が、システムメモリ２２２の退避データ領域２２２ａの記憶情報をブートメモリ２２４に退避する処理を開始する（Ｓ２３０）。たとえば、副監視部２６４でウォッチドッグクロックWDCKのパルスをカウントして一定時間（たとえば監視時間１００ｍｓｅｃ）パルス出力がない場合には情報退避処理部２６６にて情報退避処理を開始する。

この際には、図４Ｂに示すように、情報退避処理部２６６は、データ退避タスクに移行すると（Ｓ２３２）、情報退避制御部２６０の情報退避処理部２６６とメインＣＰＵ２１２間の第２副データバス２５６（Ｉ２Ｃバス）を利用して、データ移行タスク制御レジスタ２８０に直接にアクセスして、ビットデータを「１」に変更する（Ｓ２３４）。この状態になると、メインＣＰＵ２１２は、システムメモリバス２５２と第１副データバス２５４（ＳＰＩバス）の制御を開放し（Ｓ２３６）、情報退避処理部２６６が、システムメモリバス２５２と第１副データバス２５４（ＳＰＩバス）の制御主体となる動作モードに移行する（Ｓ２３８）。

システムメモリバス２５２と第１副データバス２５４（ＳＰＩバス）が情報退避処理部２６６の制御下に切り替ると、情報退避処理部２６６は、メインＣＰＵ２１２に接続されているシステムメモリ２２２のデータ（特に退避データ領域２２２ａ）を読み出して情報転送記憶部２８６を経由してブートメモリ２２４に転送するという情報退避処理を行なう（Ｓ２４０，Ｓ２４４−ＮＯ）。情報退避処理部２６６は、退避データ領域２２２ａに記憶されている情報を全てブートメモリ２２４に転送し終えると（Ｓ２４４−ＹＥＳ）、データ退避タスクを終了する（Ｓ２４８）。

その後、主監視部２４２は、主リセット信号RST1をイネーブルにする（Ｓ２５０）。主リセット信号RST1がイネーブルになると、メインＣＰＵ２１２を始めとする各機能部がリセット状態にする（Ｓ２５２）。情報退避制御部２６０も、情報退避処理が完了後に主リセット信号RST1がイネーブルであるとリセット状態に入る。

一旦、リセット状態に入ると、主リセット信号RST1のイネーブル状態が解除されるまでリセット状態を継続する（Ｓ２６０−ＮＯ）。つまり、動作異常時には各機能部を障害が解決するまで停止させておくようにする。

動作異常状態から復帰するとメインＣＰＵ２１２はウォッチドッグクロックWDCKのパルス出力を再開する。これによって、監視部２４０の主監視部２４２と副監視部２４４は、主リセット信号RST1と副リセット信号RST2のイネーブル状態を解除する（Ｓ２６０−ＹＥＳ）。これによって、各機能部は、リセット状態から解放され、たとえば、メインＣＰＵ２１２は、再起動処理（ブート処理：Boot処理）を開始する（Ｓ２６２）。

この際には、メインＣＰＵ２１２は先ず、ブートメモリ２２４に退避しておいた退避データ領域２２２ａの記憶情報を元の退避データ領域２２２ａに展開（復元）する情報復元処理を実行する（Ｓ２６４）。情報復元処理が完了すると、メインＣＰＵ２１２を始めとする各機能部は正常状態に戻りリセットされる前の動作状態から動作を再開し得るようになる（Ｓ２６６）。

＜情報記憶制御装置：第２実施形態＞
図５は、画像形成装置１やコンピュータシステム９００に適用される情報記憶制御装置の第２実施形態の構成を説明する図である。

第２実施形態の情報記憶制御装置２００Ｂは、メインＣＰＵ２１２（の情報転送記憶部２８６）を介在せずに情報退避処理を行なうように構成している。メインＣＰＵ２１２を介在させずに情報退避処理を行なうという点では後述の第３実施形態と同じであるが、システムメモリ２２２の構成として特殊な仕様のものを使用せずに通常のものを使用してそれを実現する点で相違がある。

具体的には、情報記憶制御装置２００Ｂは、システムメモリバス２５２と第１副データバス２５４（ＳＰＩバス）との間に接続線変換部の一例であるバス変換部２９０を備えている。バス変換部２９０は、通常時には稼働せずに、情報退避処理部２６６が情報退避処理を行なうときにのみ稼働する。

バス変換部２９０としては、パラレルデータ転送を行なうシステムメモリバス２５２のパラレルデータを、シリアルデータ転送を行なう第１副データバス２５４（ＳＰＩバス）のシリアルデータに変換するいわゆるパラレル−シリアル変換機能を備えているものであればよく、様々な回路構成を採り得る。この例では、ＰＣＩバス（システムメモリバス２５２）とＳＰＩバス（第１副データバス２５４）に対する双方向変換機能を持つものとすればよい。

第２実施形態の情報退避制御部２６０による情報退避処理では、メインＣＰＵ２１２に情報転送記憶部２８６を介在せずにバス変換部２９０を介在して情報退避処理を行なう。たとえば、情報退避処理部２６６は、データ退避タスクに移行すると、情報退避制御部２６０の情報退避処理部２６６とメインＣＰＵ２１２間の第２副データバス２５６（Ｉ２Ｃバス）を利用して、データ移行タスク制御レジスタ２８０に直接にアクセスして、ビットデータを「１」に変更する。この状態になると、メインＣＰＵ２１２は、システムメモリバス２５２と第１副データバス２５４（ＳＰＩバス）の制御を開放し、情報退避処理部２６６が、システムメモリバス２５２と第１副データバス２５４（ＳＰＩバス）の制御主体となる動作モードに移行する。

システムメモリバス２５２と第１副データバス２５４（ＳＰＩバス）が情報退避処理部２６６の制御下に切り替ると、情報退避処理部２６６は、第１副データバス２５４（ＳＰＩバス）そのもので制御コマンドを送りつつ、システムメモリ２２２のデータ（特に退避データ領域２２２ａ）を読み出してバス変換部２９０を経由してブートメモリ２２４に転送するという情報退避処理を行なう。

＜情報記憶制御装置：第３実施形態＞
図６は、画像形成装置１やコンピュータシステム９００に適用される情報記憶制御装置の第３実施形態の構成を説明する図である。

第３実施形態の情報記憶制御装置２００Ｃは、第２実施形態と同様に、メインＣＰＵ２１２（の情報転送記憶部２８６）を介在せずに情報退避処理を行なうように構成している。第２実施形態と相違点は、バス変換部２９０を設けずに、システムメモリ２２２自体が第１副データバス２５４とも接続される構成にしている点にある。換言すると、システムメモリ２２２は、システムメモリバス２５２と第１副データバス２５４への接続を切替可能な接続切替部を有する構成にする。システムメモリ２２２の構成としてバスインタフェース部２２３を備えた特殊な仕様のものを使用することにはなるが、バス変換部２９０を外部に持つよりは構成が簡易になる。換言すると、外面的には、第１実施形態をベースに、システムメモリ２２２と第１副データバス２５４を接続する経路が増えているだけで、ありながらメインＣＰＵ２１２を介在させずに情報退避処理が実現される。

この構成の実現のため、システムメモリ２２２にはパラレルバスとシリアルバスの両方と接続可能な接続切替部の一例であるバスインタフェース部２２３を設けている。バスインタフェース部２２３におけるシリアルバスと接続可能にする仕組みはバス変換部２９０と同様のものであればよい。バスインタフェース部２２３は、通常時にはデータ領域をシステムメモリバス２５２と接続し、情報退避処理部２６６が情報退避処理を行なうときにのみ退避データ領域２２２ａを第１副データバス２５４（ＳＰＩバス）と接続する。

第３実施形態の情報退避制御部２６０による情報退避処理では、メインＣＰＵ２１２に情報転送記憶部２８６やバス変換部２９０を介在せずに情報退避処理を行なう。たとえば、情報退避処理部２６６は、データ退避タスクに移行すると、情報退避制御部２６０の情報退避処理部２６６とメインＣＰＵ２１２間の第２副データバス２５６（Ｉ２Ｃバス）を利用して、データ移行タスク制御レジスタ２８０に直接にアクセスして、ビットデータを「１」に変更する。この状態になると、メインＣＰＵ２１２は、システムメモリバス２５２と第１副データバス２５４（ＳＰＩバス）の制御を開放し、情報退避処理部２６６が、システムメモリバス２５２と第１副データバス２５４（ＳＰＩバス）の制御主体となる動作モードに移行する。

システムメモリバス２５２と第１副データバス２５４（ＳＰＩバス）が情報退避処理部２６６の制御下に切り替ると、情報退避処理部２６６は、第１副データバス２５４（ＳＰＩバス）そのもので制御コマンドを送りつつ、システムメモリ２２２のデータ（特に退避データ領域２２２ａ）を読み出してバスインタフェース部２２３を経由してブートメモリ２２４に転送するという情報退避処理を行なう。

以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。

また、前記の実施形態は、クレーム（請求項）に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

たとえば、前記実施形態では、情報退避制御部２６０の機能をハードウェア回路であるＦＰＧＡを利用して構成する場合で説明したが、情報退避制御部２６０の機能を、メインＣＰＵ２１２とは別の中央演算制御処理装置（副制御部：サブＣＰＵ））やメモリ（プログラムＲＯＭ、ＲＡＭなど）を利用して、ソフトウェア的に実現する態様にしてもよい。よって、本実施形態の情報退避制御部２６０に関する仕組みを、電子計算装置（コンピュータ）を用いてソフトウェアで実現するために好適なプログラムまたはこのプログラムを格納したコンピュータ読取可能な記録媒体（記憶媒体）も発明として抽出される。ソフトウェアにより情報退避制御部２６０の機能を実現する仕組みとすることで、ハードウェアの変更を伴うことなく処理手順や判定基準などが容易に変更されることとなる。

前述の一連の情報記憶制御処理はハードウェアまたはソフトウェアの単独に限らずその両者の複合構成によっても実現され得る。情報退避制御部２６０の機能をサブＣＰＵを用いて実現する場合の仕組みについては、図２において、画像形成処理に関わる制御処理をメインＣＰＵ２１２を用いて実現する場合の考え方と同じである。

たとえば、メインＣＰＵ２１２による動作異常は通常、ノイズを契機として起きるプログラム暴走であることが多く、その場合は、メインＣＰＵ２１２だけでなく情報退避制御部２６０の機能をなす別の中央演算制御処理装置（サブＣＰＵ）も一緒に暴走してしまい情報退避処理を正常に行なえなくなると考えられる。しかしながら、メインＣＰＵ２１２だけが暴走しているケースでは、サブＣＰＵによるプログラム処理で情報退避処理を正常に行なえる。また、ハードウェアの故障の影響を受けてメインＣＰＵ２１２が正常に動作できなくなるケースでは、メインＣＰＵ２１２のみが動作異常になり、サブＣＰＵはハードウェア故障の影響を受けず、サブＣＰＵによるプログラム処理で情報退避処理を正常に行なえる。

１…画像形成装置（電子機器の一例）、１０…感光体、２０…帯電装置、３０…露光装置、４０…現像装置、５０…転写装置、６０…クリーニング装置、７０…定着装置、２００…情報記憶制御装置、２１２…メインＣＰＵ（主制御部）、２２０…記憶部、２２２…システムメモリ（第１の記憶部）、２２３…バスインタフェース部、２２４…ブートメモリ（第２の記憶部）、２２６…不揮発性メモリ、２３０…情報処理部、２４０…監視部、２４２…主監視部、２４４…副監視部、２５２…システムメモリバス、２５４…第１副データバス、２５６…第２副データバス、２６０…情報退避制御部、２６４…副監視部、２６６…情報退避処理部、２７０…情報復元制御部、２８０…データ移行タスク制御レジスタ、２８６…情報転送記憶部、２９０…バス変換部、９００…コンピュータシステム、９０１…コントローラー部、９０５…画像読取部、９０６…画像形成部、９０８…処理回路、９１２…ＣＰＵ（主制御部）、９６２…画像処理部、９８２…情報退避制御部、９８４…情報復元制御部

Claims

電子機器の動作を制御する主制御部が前記電子機器の動作を制御するに当たって使用する情報を記憶する第１の記憶部と、
前記第１の記憶部とは別の第２の記憶部と、
前記主制御部とは別に設けられ、前記主制御部が異常な動作をしたときには、前記第１の記憶部に記憶されている情報の内の退避対象の情報を前記第２の記憶部に退避させるように制御する情報退避制御部と、
を備えた情報記憶制御装置。
前記情報退避制御部は、
前記主制御部の動作が正常であるか異常であるかを監視する監視部と、
前記監視部が前記主制御部の異常な動作を検知したときには、前記第１の記憶部に記憶されている退避対象の情報を前記第２の記憶部に退避させる情報退避処理部と、
を備えている請求項１に記載の情報記憶制御装置。
前記主制御部と前記第２の記憶部を接続する接続線は、前記主制御部と前記第１の記憶部を接続する接続線よりも低速の情報伝送を行なうものである
請求項１または２に記載の情報記憶制御装置。
前記主制御部が異常な動作をしたときには、前記主制御部と前記第１の記憶部および前記第２の制御部を接続する接続線の制御権を前記情報退避制御部が持つ
請求項１〜３の内の何れか一項に記載の情報記憶制御装置。
前記情報退避制御部は、前記第１の記憶部に記憶されている退避対象の情報を前記主制御部を経由して前記第２の記憶部に退避させる
請求項１〜４の内の何れか一項に記載の情報記憶制御装置。
前記主制御部と前記第１の記憶部を接続する第１の接続線は複数の通信線を使用して情報を並列に転送する方式を採用しており、
前記主制御部と前記第２の記憶部を接続する第２の接続線は単一の通信線を使用して情報を順次転送する方式を採用しており、
前記主制御部と前記第１の記憶部を接続する第１の接続線と、前記主制御部と前記第２の記憶部を接続する第２の接続線の間には接続線変換部が設けられており、
前記情報退避制御部は、前記第１の記憶部に記憶されている退避対象の情報を前記接続線変換部を経由して前記第２の記憶部に退避させる
請求項１〜４の内の何れか一項に記載の情報記憶制御装置。
前記主制御部と前記第１の記憶部を接続する第１の接続線は複数の通信線を使用して情報を並列に転送する方式を採用しており、
前記主制御部と前記第２の記憶部を接続する第２の接続線は単一の通信線を使用して情報を順次転送する方式を採用しており、
前記第１の記憶部は、前記第１の接続線と前記第２の接続線への接続を切替可能な接続切替部を有しており、
前記情報退避制御部は、前記第１の記憶部に記憶されている退避対象の情報を前記接続切替部を経由して前記第２の記憶部に退避させる
請求項１〜４の内の何れか一項に記載の情報記憶制御装置。
電子機器の動作を制御する主制御部の動作が正常であるか異常であるかを監視する監視部と、
前記監視部が前記主制御部の異常な動作を検知したときには、前記電子機器の動作を制御するに当たって使用する情報を記憶する第１の記憶部に記憶されている退避対象の情報を前記第１の記憶部とは別の第２の記憶部に退避させる情報退避処理部と、
を備え、
前記監視部と前記情報退避処理部が、前記電子機器の動作を制御する主制御部とは別に設けられている
情報記憶制御装置。
全体の動作を制御する主制御部と、
前記主制御部が前記制御を行なうに当たって使用する情報を記憶する第１の記憶部と、
前記第１の記憶部とは別の第２の記憶部と、
前記主制御部とは別に設けられ、前記主制御部が異常な動作をしたときには、前記第１の記憶部に記憶されている情報の内の退避対象の情報を前記第２の記憶部に退避させるように制御する情報退避制御部と、
を備えた電子機器。
画像を出力媒体上に形成する画像形成部と、
前記画像形成部を含む全体の動作を制御する主制御部と、
前記主制御部が前記制御を行なうに当たって使用する情報を記憶する第１の記憶部と、
前記第１の記憶部とは別の第２の記憶部と、
前記主制御部とは別に設けられ、前記主制御部が異常な動作をしたときには、前記第１の記憶部に記憶されている情報の内の退避対象の情報を前記第２の記憶部に退避させるように制御する情報退避制御部と、
を備えた画像形成装置。
電子機器の動作を制御する中央演算制御処理装置の動作が正常であるか異常であるかを監視する監視部と、
前記監視部が前記中央演算制御処理装置の異常な動作を検知したときには、前記電子機器の動作を制御するに当たって使用する情報を記憶する第１の記憶部に記憶されている退避対象の情報を前記第１の記憶部とは別の第２の記憶部に退避させる情報退避処理部と、
して前記電子機器の動作を制御する中央演算制御処理装置とは別の中央演算制御処理装置を機能させるプログラム。