JP2008044106A - 画像形成装置、画像形成装置の動作方法、画像処理用ａｓｉｃ、画像処理用ａｓｉｃの動作方法、およびプログラム - Google Patents

Abstract

【課題】画像形成装置におけるＳＲＡＭを削減することができる技術を提供する。
【解決手段】ＣＰＵ１０３および画像処理用ＡＳＩＣ１０２を備えている。また、画像処理用ＡＳＩＣ１０２は、画像処理部２０１〜２０３と、そこで処理するデータを一時的に記憶するバッファメモリ２０４〜２０６と、このメモリに対するデータの書き込みおよび読み出しを制御するメモリコントローラ２０７を備えている。画像処理部２０１〜２０３における画像処理が行われていない状態において、ＣＰＵ１０３がメモリコントローラ２０７を介してバッファメモリ２０４〜２０６にアクセス可能とし、バッファメモリ２０４〜２０６をＣＰＵ１０３のワーキングエリアとして利用可能とする。
【選択図】図２

Description

本発明は、ＣＰＵと画像処理用ＡＳＩＣを備えた複写機等の画像形成装置に係り、画像処理用ＡＳＩＣ内のバッファメモリをＣＰＵのワーキングエリアとし利用可能とする構成に関する。

複写機等の画像処理装置は、扱うデータ量が多いので、メモリ資源を効率良く利用することが要求される。画像処理を行うシステムにおけるメモリ資源の効率化を図る技術として、特許文献１に記載された技術が知られている。特許文献１に記載された技術では、システムメモリ（共有メモリ）内にアプリケーション単位でメモリ空間を設定した構成において、利用頻度の少ない処理の実行を制限するモードを設定し、このモードにおいて、アプリケーション単位で利用可能な上記のメモリ空間を開放し、そこを新たなメモリ空間とする。こうすることで、メモリ資源を効率良く利用するものとされている。

ところで、カラー複写機等の高画質の画像形成が要求される画像形成装置においては、処理を高速に行うために処理内容に特化したハードウェアを備えたＡＳＩＣ(application specific integrated circuit)が利用されている。また、カラー複写機等は、感光体への潜像の形成、この潜像に基づいたトナー画像の形成、このトナー画像の紙等の印刷媒体への転写等を行う画像出力部を備え、この画像出力部が、画像処理用ＡＳＩＣの下位に位置する第２の画像処理用ＡＳＩＣ（下位ＡＳＩＣ）により制御される構成とされている。この構成においては、下位ＡＳＩＣが、上位のＡＳＩＣから離れた位置にあり、両者はハーネス（信号ケーブル）を介して接続されている。またこの構成においては、処理内容の複雑化に伴ってシステムの起動時に下位ＡＳＩＣに設定される各種パラメータの量が多くなる傾向がある。

特開２００４−１１４６７４（要約書、「００８３」〜「００９５」段落）

ところで、より多機能あるいは高機能が要求される画像処理装置においては、ＣＰＵ(central processing unit)の扱うデータ量が大きく、また処理内容が複雑になるので、より大きな領域のワーキングエリアが必要とされる。一方、ＣＰＵがワーキングエリアとして利用するメモリ領域は、データの書き込み／読み出しの高速性を確保する関係から高コストなＳＲＡＭ(static random access memory)により構成する必要がある。このため、画像処理装置の価格を抑えるためには、高価なＳＲＡＭをなるべく利用しない構成が必要とされる。上述した特許文献１に記載された技術は、複数ある内のいくつかのアプリケーションの機能を制限することで、メモリ資源を有効に利用しようとするものであるが、ＣＰＵが利用するメモリ資源をＳＲＡＭのＬＳＩチップによって用意しなければない点は、それ以前の技術と同じであり、低コスト化には限界がある。

また、画像処理装置が多機能化および高機能化するのに従って、システムの起動時におけるＣＰＵの負荷が大きくなる傾向がある。このため、起動時の処理にＣＰＵが必要とするワーキングエリアのメモリ領域も多く確保する必要がある。しかしながら、上述したように必要なメモリ領域を高価なＳＲＡＭチップによって構成することは、装置の価格を上昇させる要因となる。

また、システムの起動時に画像処理用ＡＳＩＣに設定されるパラメータの量も多くなる傾向があるが、下位ＡＳＩＣは上位ＡＳＩＣから離れた位置でデータの転送速度の遅いハーネスによって接続されているので、下位ＡＳＩＣへのパラメータの設定は、データの転送に時間がかかる。このため、起動時にこのデータの転送処理にＣＰＵが占有され、装置全体の処理速度が低下する。また下位のＡＳＩＣが、低消費電力モードに移行した際に電源がＯＦＦとされる部分に配置された場合、低消費電力モードへの移行およびそこからの復帰を行う処理における下位ＡＳＩＣからのパラメータの退避および下位ＡＳＩＣへのパラメータの再書き込みが上記の転送速度の遅いハーネスを介して行われるので、同様の問題が発生する。

このような背景において、本発明は、画像形成装置において、システムの性能を落とさずに高価なＳＲＡＭを削減することができる技術を提供することを目的とする。また、画像形成装置において、画像処理用ＡＳＩＣの下位に位置する下位ＡＳＩＣへのパラメータの設定時におけるＣＰＵの負担を軽減する技術の提供を別の目的とする。また、この下位ＡＳＩＣの低消費電力モードへの移行およびそこからの復帰時におけるＣＰＵの負担の軽減を別の目的とする。

本発明の画像形成装置は、ＣＰＵと、画像処理用ＡＳＩＣとを備え、画像処理用ＡＳＩＣは、画像処理手段と、画像処理手段で処理するデータを一時的に記憶するメモリと、このメモリに対するデータの書き込みおよび読み出しを制御するメモリコントロール手段とを備え、画像処理手段における画像処理が行われていない状態において、メモリコントロール手段は、ＣＰＵを画像処理用ＡＳＩＣ内のメモリにアクセス可能にし、このメモリをＣＰＵのワーキングエリアとして利用可能にすることを特徴とする。

本発明によれば、ＣＰＵの演算に際してワーキングエリアとして利用されるメモリ領域として、画像処理用ＡＳＩＣのバッファメモリの領域を利用する。画像処理用ＡＳＩＣは、膨大なデータを処理する関係上、ラインデータのバッファリングや画像の位置調整用のためのデータのバッファリングのために大きなＳＲＡＭ領域を備えている。このＳＲＡＭ領域は、画像処理を行わない時には利用されない。そこで本発明では、画像処理用ＡＳＩＣのバッファメモリにＣＰＵがアクセスできるようにするメモリコントロール手段を画像処理用ＡＳＩＣ内に配置し、システムの起動時、低消費電力モードへの移行時、そして低消費電力モードからの復帰時といった画像処理が行われないタイミングにおいて、画像処理以外の処理に画像処理用ＡＳＩＣのバッファメモリ領域を利用する。画像処理用ＡＳＩＣのバッファメモリ領域は、高速動作に適したＳＲＡＭにより構成され、また画像処理用ＡＳＩＣは、データ伝送速度の大きいバスを介してＣＰＵに接続されているため、ＣＰＵの外部高速メモリとして有効に利用することができる。

本発明によれば、ＣＰＵのワーキングエリアとして、通常はＣＰＵからはアクセスできない画像処理用ＡＳＩＣのバッファメモリ領域を利用するので、ＣＰＵのワーキングエリア専用として用意するＳＲＡＭのメモリ領域を削減することができる。また、外付けのＳＲＡＭのメモリ容量が同じであれば、画像処理用ＡＳＩＣのバッファメモリを利用可能な分だけ、高速動作可能なシステムメモリの容量を増やすことができるので、より高速動作を実現するのに有利となる。

本発明の画像形成装置としては、印刷装置（プリンタ）、ＦＡＸ、複写機（コピー機）、それらの複合機、さらには画像処理を行うコンピュータシステムを挙げることができる。つまり本発明の適用対象となる画像形成装置は、入力された画像データを電気的に処理し、その処理結果を得る機能を備えていればよい。そして、画像処理によって得た画像は、印刷して出力してもよいし、データとして記憶あるいは出力するのでもよい。なお、画像処理用ＡＳＩＣ(application specific integrated circuit)とは、例えばデータ形式の変換処理、配色を決める色空間変換処理、解像度を決める解像度変換処理、ノイズ除去や輪郭補正等を行うフィルタリング処理、印刷手段が解釈できるデータ形式に変換するスクリーン処理等といった画像処理をハードウェア的に実行できるようにハードウェア構成が設計された半導体集積回路のことをいう。また、本発明におけるＡＳＩＣには、論理回路が固定されているものに限定されず、論理回路の定義を変更することが可能なＦＰＧＡ(field programmable gate array)も含まれる。

本発明において、画像処理用ＡＳＩＣの下位の処理を行う第２の画像処理用ＡＳＩＣと、この第２の画像処理用ＡＳＩＣへのパラメータの設定処理を制御するパラメータ設定制御手段とを更に備え、第２の画像処理用ＡＳＩＣのパラメータの設定において、パラメータは、前記上位の画像処理用ＡＳＩＣ内のメモリに一旦記憶され、その後にパラメータ設定制御手段によって第２の画像処理用ＡＳＩＣに書き込まれる構成とすることが望ましい。

ＣＰＵと上位の画像処理用ＡＳＩＣとは、データ伝送速度の速いバスによって接続されている。このため、上位の画像処理用ＡＳＩＣ内のメモリへのパラメータの書き込みは高速に行なうことができ、当該処理に際してのＣＰＵの占有時間を短くすることができる。そして、この書き込みの終了後にＣＰＵをその役割から開放し、その後に上記の画像処理用ＡＳＩＣから下位の画像処理用ＡＳＩＣにパラメータを転送することで、ＣＰＵの束縛を短くし、ＣＰＵの利用効率を高めることができる。こうすることで、システムの起動処理をより高速に行うことができる。

また上記の態様において、パラメータ設定制御手段は、一旦記憶されたパラメータに対する演算処理を行う機能を備えることが望ましい。画像処理用ＡＳＩＣに設定されるパラメータは、各基本色（例えばＲＧＢやＭＹＣＫの各基本色）等において重複するものがあるので、必要最小限のパラメータに基づいて残りのパラメータを生成することができる場合が多々ある。そこで、上位の画像処理用ＡＳＩＣのメモリに書き込む下位の画像処理用ＡＳＩＣ用のパラメータを必要最小限なものとし、パラメータ設定制御手段での演算により、残りのパラメータを生成する構成とする。こうすることで、上位の画像処理用ＡＳＩＣに一旦書き込む下位の画像処理用ＡＳＩＣの設定パラメータの数を減らし、当該処理におけるＣＰＵの占有時間を極力短くすることができる。

上述したパラメータ設定制御手段を備えた構成において、第２の画像処理用ＡＳＩＣへの電力供給を停止する節電モードを備え、この節電モードにおいて、第２の画像処理用ＡＳＩＣに対して設定されていたパラメータを第１の画像処理用ＡＳＩＣ内のバッファメモリに退避させることが望ましい。この態様によれば、第１の画像処理用ＡＳＩＣのバッファメモリを利用して、第２の画像処理用ＡＳＩＣに対して設定されていたパラメータの退避が行われ、この退避およびパラメータの復帰（再書き込み）が、パラメータ設定制御手段によって行われる。このため、節電モードに移行する際にＣＰＵに負担をかけずに第２の画像処理用ＡＳＩＣからの設定パラメータの退避、および節電モードから通常動作モードへの復帰処理を行うことができる。

上述したパラメータ設定制御手段を備えた構成において、感光体と、この感光体に潜像を形成する露光用走査手段と、画像出力部とを更に備え、第２の画像処理用ＡＳＩＣが露光用走査手段の制御を行う構成とするが望ましい。この態様によれば、上述した優位性を備えたＦＡＸ、印刷装置、複写機あるいはそれらの複合機を得ることができる。

本発明は、画像処理用ＡＳＩＣの発明として把握することもできる。すなわち、本発明の画像処理用ＡＳＩＣは、画像処理手段と、この画像処理手段で処理するデータを一時的に記憶するメモリと、このメモリに対するデータの書き込みおよび読み出しを制御するメモリコントロール手段とを備え、画像処理手段における画像処理が行われていない状態において、外部のＣＰＵがメモリコントロール手段を介してメモリにアクセス可能であり、メモリがＣＰＵのワーキングエリアとして利用可能であることを特徴とする。

また本発明は、画像形成装置の動作方法として把握することもできる。すなわち、本発明の画像形成装置の動作方法は、（１）ＣＰＵと、画像処理用ＡＳＩＣ（ここには、画像処理手段、この画像処理手段で処理するデータを一時的に記憶するメモリ、およびこのメモリに対するデータの書き込みおよび読み出しを制御するメモリコントロール手段が含まれる）とを備えた画像形成装置において、画像処理手段における画像処理が行われていない状態において、ＣＰＵがメモリコントロール手段を介して画像処理用ＡＳＩＣ内のメモリにアクセスし、メモリをワーキングエリアとして利用して所定の処理を実行するステップを備えることを特徴とする。

本発明は、画像処理用ＡＳＩＣの動作方法として把握することもできる。すなわち、画像処理手段と、この画像処理手段で処理するデータを一時的に記憶するメモリと、このメモリに対するデータの書き込みおよび読み出しを制御するメモリコントロール手段とを備えた画像処理用ＡＳＩＣの動作方法であって、画像処理手段における画像処理が行われていない状態において、外部のＣＰＵがメモリコントロール手段を介して画像処理用ＡＳＩＣ内のメモリにアクセスし、そのメモリを外部のＣＰＵのワーキングエリアとして利用するステップを備えることを特徴とする。

本発明は、上述した動作を実現するプログラムとして把握することもできる。すなわち、（１）ＣＰＵと、（２）画像処理用ＡＳＩＣ（ここには、画像処理手段、この画像処理手段で処理するデータを一時的に記憶するメモリ、およびこのメモリに対するデータの書き込みおよび読み出しを制御するメモリコントロール手段が含まれる）とを備えたコンピュータシステムに読み取らせて実行させる動作プログラムであって、画像処理手段における画像処理が行われていない状態において、ＣＰＵがメモリコントロール手段を介して画像処理用ＡＳＩＣ内のメモリにアクセスし、このメモリをワーキングエリアとして利用するステップを備えるプログラムとして把握することもできる。

また本発明は、画像処理手段と、この画像処理手段で処理するデータを一時的に記憶するメモリと、このメモリに対するデータの書き込みおよび読み出しを制御するメモリコントロール手段とを備えた画像処理用ＡＳＩＣに読み取らせて実行させる動作プログラムであって、画像処理手段における画像処理が行われていない状態において、外部のＣＰＵがメモリコントロール手段を介して当該画像処理用ＡＳＩＣ内に配置されたメモリにアクセスし、このメモリをワーキングエリアとして利用するステップを備えるプログラムとして把握することもできる。

本発明によれば、画像処理用ＡＳＩＣのバッファメモリ領域を外部のＣＰＵのワーキングエリアとして利用可能とすることで、画像形成装置の性能を落とさずに高価なＳＲＡＭを削減することできる。また、下位の画像処理用ＡＳＩＣにパラメータを設定する際に、パラメータを一旦上位の画像処理用ＡＳＩＣのバッファメモリに書き込み、それを下位の画像処理用ＡＳＩＣに書き込むようにすることで、下位の画像処理用ＡＳＩＣへのパラメータの設定時におけるＣＰＵの負担を軽減することができる。また、低消費電力モードにおいて電源がＯＦＦにされる下位の画像処理用ＡＳＩＣの動作制御において、低消費電力モードに移行する際に、下位の画像処理用ＡＳＩＣの設定パラメータを上位の画像処理用ＡＳＩＣのバッファメモリに退避させ、また低消費電力モードからの復帰時にこの退避させたパラメータを下位の画像処理用ＡＳＩＣに再度書き込む制御手段をＣＰＵとは別に設けることで、低消費電力モードへの移行および復帰時におけるＣＰＵの負担を軽減することができる。

１．第１の実施形態
（実施形態の構成）
（全体の構成）
図１は、本発明を利用した画像形成装置の電気的な構成の１例を示すブロック図である。図１には、画像形成装置の一例としてカラー複写装置１００の概要が示されている。カラー複写装置１００は、原稿のイメージ画像を読み取る画像読み取り部１０１を備えている。画像読み取り部１０１は、イメージセンサを備え、読み取ったイメージデータをコード化した画像データを画像処理手段である画像処理用ＡＳＩＣ１（１０２）に出力する。

画像処理用ＡＳＩＣ１（１０２）は、画像処理に特化したハードウェア構成を備えた集積回路であり、画像読み取り部１０１から出力された画像データに所定の画像処理を加え、処理後の画像データを画像処理用ＡＳＩＣ２（１０５）に出力する。画像処理用ＡＳＩＣ１（１０２）において行われる画像処理は、通常の画像処理用ＡＳＩＣが行う処理と同じであり、例えばＡＳＩＣ内で取り扱うのに適したデータ形式への変換処理、配色を決める色空間変換処理、解像度を決める解像度変換処理、ノイズ除去や輪郭補正等を行うフィルタリング処理、印刷手段が解釈できるデータ形式に変換するスクリーン処理等を挙げることができる。

画像処理用ＡＳＩＣ１（１０２）は、ＣＰＵ１０３によってその動作が制御される。図示省略されているが、ＣＰＵ１０３は、画像処理用ＡＳＩＣ（１０２）以外に画像読み取り部１０１や画像出力部１０６、その他図示所略した電源部の制御等を行う。その動作において、ＣＰＵ１０３は、システムメモリ（ＲＡＭ）１０４をワーキングエリアとして利用する。また、画像処理用ＡＳＩＣ１（１０２）とＣＰＵ１０３は、データの転送速度の速いバスによって結ばれている。

画像処理用ＡＳＩＣ２（１０５）は、画像処理用ＡＳＩＣ１（１０２）の下位に位置する画像処理用集積回路であり、画像形成のための制御信号を生成し、それを画像出力部１０６に送る。画像出力部１０６は、印刷媒体（印刷用紙）に画像を印刷する印刷手段であり、露光出段、感光体、および現像手段等を備えている。画像出力部１０６の構成については後述する。

また、カラー複写装置１００は、ＲＯＭ１０７を備えている。ＲＯＭ１０７には、カラー複写装置１００を動作させるのに必要な動作プログラム、試験プログラムおよび動作に必要なデータ等が記憶されている。ＲＯＭ１０７に記憶されている動作プログラムには、後述する図４〜図６に示すフローチャートの手順を制御する動作プログラムも含まれている。

（画像処理用ＡＳＩＣ１の構成）
図２は、図１に示す画像処理用ＡＳＩＣ１（１０２）の構成を示すブロック図である。画像処理用ＡＳＩＣ１（１０２）は、符号２０１〜２０３によって示される画像処理部１〜３を備えている。この例において、画像処理部１（２０１）は、画像読み取り部１０１からの画像データをＡＳＩＣ内部で取り扱うデータ形式に変換する入力補正処理、カラー画像の形成に必要な色空間変換処理（ＹＭＣＫ（Yellow、Magenta、Cyan、black）の各基本色への分解処理）および解像度変換処理を行う。画像処理部２（２０２）は、ノイズ除去、輪郭補正および色補正等のフィルタリング処理を行う。画像処理部３（２０３）は、ＹＭＣＫの各基本色画像を重ねる位置を調整する処理を行う。また、図示省略するが、各画像処理部は、動作プログラムを記憶したＲＯＭ、そして動作に際しての各種のデータ等を記憶するＲＡＭを備えている。

画像処理部１（２０１）は、その処理においてラインバッファメモリ２０４をワーキングエリアとして利用し、ラインデータ単位で画像処理を実行する。画像処理部２（２０２）もラインバッファメモリ２０５をワーキングエリアとして利用し、ラインデータ単位で画像処理を実行する。画像処理部３（２０３）は、位置調整用バッファメモリ２０６をワーキングエリアとして利用し、各基本色画像の位置合わせのための処理を行う。

ラインバッファメモリ２０４、ラインバッファメモリ２０５、および位置調整用バッファメモリ２０６は、高速動作が可能なＳＲＡＭにより構成されている。またこれらバッファメモリは、メモリコントローラ２０７によってデータの書き込みおよび読み出しが制御される。

各画像処理部における画像処理は、パイプライン転送方式によって逐次実行される。すなわち、所定のライン単位での処理がまず画像処理部１（２０１）において行われる。そして、そのラインデータに対する画像処理部１（２０１）での処理が終了すると、処理後のラインデータが画像処理部２（２０２）に送られ、そこで次の画像処理が行われる。この時、次のラインデータが画像処理部１（２０１）で処理される。こうしてラインデータに対して逐次同時進行的に画像処理が行われる。この際、バッファメモリ２０４〜２０６は、処理対象となるラインデータや処理単位となるデータを一時的に保持し、そのデータに対して各画像処理部における処理が実行される。

上記の画像処理におけるバッファメモリ２０４〜２０６へのデータの書き込み、およびバッファメモリ２０４〜２０６からのデータの読み出しは、メモリコントローラ２０７によって制御される。なお、メモリコントローラ２０７は、ＡＳＩＣ１（１０２）の外部にあるＣＰＵ１０３がバッファメモリ２０４〜２０６にアクセスする際にも利用される。すなわちＣＰＵ１０３は、ＣＰＵインターフェース部２０８を介して、ラインバッファメモリ２０４、ラインバッファメモリ２０５、および位置調整用バッファメモリ２０６にアクセスし、これらバッファメモリをワーキングエリアとして利用することができる。

また、画像処理用ＡＳＩＣ１（１０２）は、ＡＳＩＣ２コントローラ２０９を備えている。画像処理用ＡＳＩＣ２（２０９）は、メモリコントローラ２０７を介して、バッファメモリ２０４〜２０６にアクセスし、また画像処理用ＡＳＩＣ２（１０５）に対して、その動作の上で必要なパラメータを設定する機能を有する。具体的には、画像処理用ＡＳＩＣ２（２０９）は、メモリコントローラ２０７を介して、バッファメモリ２０４〜２０６にアクセスし、そこに書き込まれているパラメータを読み出し、それを画像処理用ＡＳＩＣ２（１０５）内のＲＡＭ（図示省略）に書き込む機能を備える。なお、このパラメータには、例えばＲＯＳ３０２（図３参照）からのレーザ光による描画に際しての補正値、レーザ光の走査タイミングの設定値等が含まれる。

また、ＡＳＩＣ２コントローラ２０９は、画像処理用ＡＳＩＣ２に設定するパラメータを演算するパラメータ演算回路２１０を備えている。高微細なカラー画像を印刷する場合、画像処理用ＡＳＩＣ２（１０５）に設定されるパラメータの数は膨大なものとなる。しかしながら、各基本色において共通なパラメータもある。そこで、本実施形態においては、必要最小限のパラメータをＡＳＩＣ２（２０９）にまず書き込み、それに基づいて不足のパラメータをパラメータ演算回路２１０において演算して生成し、それを画像処理用ＡＳＩＣ２（１０５）に送るようにしている。

図２には、画像処理部を３段に配置した例を示しているが、画像処理部は、必要な画像処理に応じて任意の数を配置することができる。その場合、画像処理部に応じてバッファメモリが配置される。

（画像出力部の構成）
図３は、画像出力部１０６の構成の一例を示す概念図である。図３に示すように、画像出力部１０６は、感光体ドラム３００を備えている。感光体ドラム３００には、ＲＯＳ(raster optical scanner)３０２から露光用の走査光が照射され、選択的に露光されることで、その表面に電気的な潜像が形成される。ＲＯＳ３０２は、書き込み露光用走査装置であり、レーザ照射装置３０２ａと、書き込み光を走査するための走査光学系３０２ｂを備えている。

感光体ドラム３００に近接してロータリー現像装置３０１が配置されている。ロータリー現像装置３０１は、Yellowの基本色画像を現像するＹ現像器３１、Magentaの基本色画像を現像するＭ現像器３２、Cyanの基本色画像を現像するＣ現像器３３、blackの基本色画像を現像するＫ現像器３４を備えている。各現像器は、基本的に同じ構造を備え、例えばＹ現像器３１は、トナーボトル３１ａとトナー供給機構３１ｂを備えている。４つのトナーボトルのそれぞれには、各現像器３１〜３４に対応したＹＭＣＫのいずれかのトナーが収められている。また、各トナー供給機構は、トナーを感光体ドラム３００に供給するためのドラム状の部材（例えば符号３１ｃで図示）を備えている。

ＲＯＳ３０２から照射される走査光により部分的に感光され潜像が形成された感光体ドラム３００に対して、ロータリー現像器３０１からＹＭＣＫいずれかのトナーが供給される。これにより、潜像に応じたＹＭＣＫいずれかのトナー像が感光体ドラム３００の表面に形成される。

感光体ドラム３００に接触して転写ベルト３０３が配置されている。上述した感光体ドラム３００上のトナー像は、１次転写ローラ３０４の働きにより、感光体ドラム３００上から転写ベルト３０３に１次転写される。この１次転写を４回繰り返し、ＹＭＣＫのトナー像を転写ベルト３０３上において重ねることで、転写ベルト３０３上にカラートナー像が形成される。

転写ベルト３０３上に形成されたカラートナー像は、２次転写ローラ３０５ａおよび３０５ｂの働きにより、搬送経路３０６を搬送されてきた印刷用紙に２次転写される。２次転写されたカラートナー像は、図示省略した定着手段から熱と圧力が加えられることにより用紙上に定着し、印刷が終了する。以上説明した画像出力部１０６の動作は、ＣＰＵ１０３（図１参照）により制御されて実行される。また、図３に示す各ハードウェアに対する各種の設定処理等もＣＰＵ１０３によって制御されて実行される。

図１の画像処理用ＡＳＩＣ２（１０５）は、画像処理用ＡＳＩＣ１（１０２）において生成された画像データに基づき、図３のＲＯＳ３０２を制御する制御信号を生成する。すなわち、画像処理用ＡＳＩＣ２（１０５）において、レーザ照射装置３０２ａおよび走査光学系３０２ｂを制御するための制御信号が生成される。この制御信号は、画像処理用ＡＳＩＣ１（１０２）において生成された画像データに基づくもので、この制御信号に基づいてレーザ照射装置３０２ａおよび走査光学系３０２ｂが動作することで、ＲＯＳ３０２から照射される走査光によって感光体ドラム３００上に当該画像データに基づく潜像が形成される。

また、画像処理用ＡＳＩＣ２（１０５）は、ＲＯＳ３０２を制御する制御信号を生成する関係上、ＲＯＳ３０２の近くに配置され、一方画像処理用ＡＳＩＣ１（１０２）は、処理速度を確保するためにＣＰＵボード上に配置され、ＣＰＵ１０３とバスによって接続されている。このため、画像処理用ＡＳＩＣ１（１０２）と画像処理用ＡＳＩＣ２（１０５）とは、互いに離れた位置に配置され、両者は、ハーネス（配線）を介して接続されている。

（起動時の動作）
以下、図１に示す複写機１００の電源をＯＮにした際に、ＡＳＩＣ１０２に関連して行われる処理の手順の一例を説明する。図４は、複写装置１００の起動に際して行われるＡＳＩＣ２（１０５）へのパラメータの設定処理の一例を示すフローチャートである。以下、図２を主に参照しつつ、図４に示す処理を説明する。

図１に示す複写装置１００の電源がＯＮにされると、装置各部の起動処理と平行して適当なタイミングで図４に示す設定処理が開始され（ステップＳ４０１）、まずＣＰＵ１０３がラインバッファメモリ２０４、ラインバッファメモリ２０５そして位置調整用バッファメモリ２０６にアクセスできるように設定が行われる（ステップＳ４０２）。すなわち、ステップＳ４０２においては、ＣＰＵ１０３がＣＰＵインターフェース部２０８を介して、メモリコントロール２０７にアクセスし、各バッファメモリ２０４〜２０６を各種演算に際してのワーキングエリアとして利用可能な状態とする設定が行われる。

次いで画像処理用ＡＳＩＣ２（１０５）に設定するパラメータが、各バッファメモリ２０４〜２０６に書き込まれる（ステップＳ４０３）。このパラメータは、ＣＰＵ１０３が複写装置１００内の各部分の起動状態を参照しつつ図１のＲＯＭ１０７内やＲＡＭ１０４内から読み出される（あるいはこの読み出したデータに基づいて演算される）。この際、画像処理用ＡＳＩＣ２（１０５）に設定するパラメータの全てを各バッファメモリ２０４〜２０６に書き込むのではなく、後に他のパラメータから演算により生成可能なパラメータの書き込みは省く。

ステップＳ４０４において、バッファメモリ２０４〜２０６への当該パラメータの書き込みが終了したか否か、を判定し、書き込みが終了したのであれば、ステップＳ４０５に進み、そうでなければステップＳ４０３を再度実行する。

バッファメモリ２０４〜２０６への当該パラメータの書き込みが終了した場合、当該パラメータの書き込み処理（ステップＳ４０３の処理）を実行していたＣＰＵ１０３を、この処理から解放する（ステップＳ４０５）。ステップＳ４０３の処理から開放されたＣＰＵ１０３では、例えば図３に示す各装置の立ち上げ等の他の処理が実行される。

ＣＰＵの解放と同時、またはその後、ＡＳＩＣ２コントローラ２０９は、バッファメモリ２０４〜２０６への書き込まれたパラメータを読み出し、またステップＳ４０３において書き込みが省かれたパラメータを他のパラメータからの演算により生成する（ステップＳ４０６）。当該パラメータが準備できたら、それをＡＳＩＣ２コントローラ２０９から画像処理用ＡＳＩＣ２（１０５）に書き込み（ステップＳ４０７）、画像処理用ＡＳＩＣ２（１０５）に対するパラメータの設定が行われる。

ステップＳ４０８では、画像処理用ＡＳＩＣ２（１０５）へのパラメータの設定が終了したか否か、の判定が行われ、パラメータの設定が終了しているのであれば、ステップＳ４０９に進み、そうでなければステップＳ４０７を続行する。

ステップＳ４０９では、バッファメモリ２０４〜２０６に書き込まれていたパラメータを消去し、各バッファメモリを画像処理用ＡＳＩＣ２（１０５）に書き込むパラメータを一時的に保持する役目から開放する。開放されたバッファメモリ２０４〜２０６には、ＣＰＵ１０３がＣＰＵインターフェース２０８およびメモリコントローラ２０７を介してアクセス可能となり、バッファメモリ２０４〜２０６をＣＰＵ１０３のワーキングエリアとして利用可能となる。勿論、本来の役割である各画像処理部のワーキングとして機能させることも可能となる。

ステップＳ４０９の後、画像処理用ＡＳＩＣ１（１０２）に各種の設定を行うパラメータの書き込み（設定）を行う（ステップＳ４１０）。このパラメータの書き込みは、ＣＰＵ１０３に制御されて行われる。

ステップＳ４１１において、画像処理用ＡＳＩＣ１（１０２）に各種の設定が終了したか否か、が判定され（ステップＳ４１１）、設定終了であれば、設定処理を終了し（ステップＳ４１２）、そうでなければステップＳ４１０を引き続き実行する。

（起動時の動作の優位性）
画像処理用ＡＳＩＣ２（１０５）内へのパラメータの設定は、伝送速度の低いハーネスを介したものとなるので、それをＣＰＵ１０３によって制御すると、ＣＰＵ１０３がその処理に占有される時間が長くなる。これに対して上述した構成によれば、ＳＲＡＭによって構成される高速動作可能なバッファメモリ２０４〜２０６に、画像処理用ＡＳＩＣ２（１０５）のパラメータが一旦高速で書き込まれ（ステップＳ４０３）、その後ＣＰＵ１０３がこのパラメータの書き込み作業から開放されるので、この処理に携わるＣＰＵ１０３の占有時間を短くすることができる。また、ステップＳ４０５の後、ＣＰＵ１０３は、他の装置部分の立ち上げ処理に携わることができるので、装置全体の起動処理をより高速化することができる。高品質画像化を追究していった場合、画像処理要ＡＳＩＣ２（１０５）に設定するパラメータの数は増えるので、この優位性はより顕著なものとなる。

また、バッファメモリ２０４〜２０６には、必要最小限のパラメータしか書き込まず、残りのパラメータは、ＡＳＩＣ２コントローラ内で演算して生成する（ステップＳ４０６）ので、この点においてもＣＰＵ１０３の負担を減らすことができる。

また、ＡＳＩＣ２（２０９）へのパラメータの設定終了後、バッファメモリ２０４〜２０６を開放し、バッファメモリ２０４〜２０６をＣＰＵのワーキングエリアとして利用可能となる。画像処理用ＡＳＩＣ１（１０２）とＣＰＵ１０３とは、データの転送速度の速いバスによって結ばれているので、バッファメモリ２０４〜２０６をＣＰＵのワーキングエリアとして効果的に利用することができる。このため、図４に示す以外の起動処理（例えば図３に示す構成部分の起動処理）をより高速に行うことができる。また逆にいうと、同じ演算性能を得る場合、高速動作可能なラインバッファ２０４〜２０６をＣＰＵ１０３がワーキングエリアとして利用可能であるので、ＣＰＵ１０３専用に用意するＳＲＡＭを削減することでき、装置全体の低コスト化を計ることができる。

（低消費電力モードへの移行時の動作）
事務機器等には、機器を一定時間時間利用しないでいると、再起動に時間のかかる部分や復帰に時間のかかる部分を残して、電源をＯＦＦにし、アイドリングのための電力消費を抑える低消費電力モードが用意されている。以下、この低消費電力モードに移行した際に、図１に示す構成の画像出力部１０６および画像処理用ＡＳＩＣ２（１０５）への電源供給を遮断する動作の一例を説明する。

図５は、この低消費電力モードへの移行時における画像処理用ＡＳＩＣ２（１０５）に係る処理の手順を示すフローチャートである。以下、図２を主に参照しつつ図５に示す処理手順を説明する。

印刷が一定時間行われないと、低消費電極モードへの設定処理が開始される（ステップＳ５０１）。この処理では、まずＡＳＩＣ２コントローラ２０９がメモリコントローラ２０７を介してバッファメモリ２０４〜２０６にアクセスが可能な状態に設定が行われる（ステップＳ５０２）。次にＡＳＩＣ２コントローラ２０９が、画像処理用ＡＳＩＣ２（１０５）に設定されているパラメータを、画像処理用ＡＳＩＣ２（１０５）から読み出し、メモリコントローラ２０７を介してそれをバッファメモリ２０４〜２０６に書き込む。こうして、画像処理用ＡＳＩＣ２（１０５）に設定されたパラメータのバッファメモリ２０４〜２０６への退避が行われる（ステップＳ５０３）。このパラメータの退避処理は、ＡＳＩＣ２コントローラの制御で行われ、ＣＰＵ１０３は関与しない。次いで画像処理用ＡＳＩＣ２（１０５）の電源をＯＦＦにし（ステップＳ５０４）、処理を終了する（ステップＳ５０５）。

（低消費電力モードへの移行動作の優位性）
図５に示す処理手順によれば、画像処理用ＡＳＩＣ２（１０５）からの設定パラメータの退避処理時（ステップＳ５０３）にＣＰＵ１０３に負荷が加わらない。このため、ＣＰＵ１０３は、他の装置部分の電源ＯＦＦ動作に係る処理を実行することができ、ＣＰＵ１０３の利用効率を高くすることができる。

（低消費電力モードからの復帰時の動作）
以下、低消費電力モードからの復帰時における画像処理用ＡＳＩＣ２（１０５）に係る処理の一例を説明する。図６は、この際における処理の手順の一例を示すフローチャートである。以下、図２を主に参照して図６に示す処理の手順を説明する。

低消費電力モードからの復帰処理が開始されると（ステップＳ６０１）、ＯＦＦにされていたＡＳＩＣ２（１０５）の電源がＯＮにされ（ステップＳ６０２）、次いで図５のステップＳ５０３においてバッファメモリ２０４〜２０６に退避させられていたパラメータが、バッファメモリ２０４〜２０６から読み出される（ステップＳ６０３）。ステップＳ６０３においては、ＡＳＩＣ２コントローラ２０９がメモリコントローラ１０７を介して、バッファメモリ２０４〜２０６にアクセスし、パラメータデータの読み出しが行われる。

読み出されたパラメータは、ＡＳＩＣ２コントローラ２０９から画像処理用ＡＳＩＣ２（１０５）に書き込まれ（ステップＳ６０４）、画像処理用ＡＳＩＣ２（１０５）に対するパラメータの再設定が行われる。次いでバッファメモリ２０４〜２０６をパラメータの記憶動作から開放し（ステップＳ６０５）、処理を終了する（ステップＳ６０６）。

以上の動作において、ステップＳ６０３およびステップＳ６０４の処理の制御はＣＰＵ１０３ではなく、ＡＳＩＣ２コントローラ２０９が行う。またステップＳ６０５の後、バッファメモリ２０４〜２０６には、ＣＰＵ１０３がＣＰＵインターフェース２０８およびメモリコントローラ２０７を介してアクセス可能となり、バッファメモリ２０４〜２０６をＣＰＵ１０３のワーキングエリアとして利用可能となる。このため、ＣＰＵ１０３は、他の部分の低消費電力モードからの復帰処理をバッファメモリ２０４〜２０６をワーキングエリアとして利用して行うことができる。

（低消費電力モードからの復帰動作の優位性）
図６に示す処理手順によれば、画像処理用ＡＳＩＣ２（１０５）への設定パラメータをバッファメモリ２０４〜２０６から読み出す際（ステップＳ６０３）、および読み出した設定パラメータをＡＳＩＣ２（１０５）に再書き込みする際（ステップＳ６０４）に、ＣＰＵ１０３に負荷が加わらない。このため、ＣＰＵ１０３は、他の装置部分の復帰動作に係る処理を実行することができ、ＣＰＵ１０３の利用効率を高くすることができる。また、バッファメモリ２０４〜２０６の解放後は、バッファメモリ２０４〜２０６をＣＰＵ１０３のワーキングエリアとして利用可能となるので、他の装置部分の復帰動作の効率良く行うことができる。

２．第２の実施形態
図２に示す構成において、メモリコントローラ２０７に、バッファメモリ２０４〜２０６を任意に組み合わせて、仮想的により大きな容量のバッファメモリの領域を作り出し、それをあたかも一つのバッファメモリの様に機能させることができる制御機能を与えても良い。

この態様によれば、図４〜６に示す処理におけるバッファメモリの利用効率をさらに高めることができる。また、ステップＳ４０９で開放されたバッファメモリ２０４〜２０６を任意に組み合わせたバッファメモリ領域をＣＰＵ１０３のワーキングエリアとして利用することができるので、装置の他の部分の立ち上げ処理等をより高速に行うことができる。

３．第３の実施形態
以下、図２に示す画像処理用ＡＳＩＣ１（１０２）と同様の機能を有する画像処理用ＡＳＩＣの他の例を説明する。図７は、本実施形態で示す画像処理用ＡＳＩＣ１の概要を示すブロック図である。図７には、画像処理用ＡＳＩＣ１（７０１）が示されている。画像処理用ＡＳＩＣ１（７０１）は、図１および図２に示す画像処理用ＡＳＩＣ１（１０２）の代わりに利用することが可能である。

図７に示す画像処理用ＡＳＩＣ１（１０２）は、バッファメモリ２０４〜２０６のそれぞれに、メモリＩ／Ｆ部（メモリインターフェース部）７０１〜７０３を配置する。この構成によれば、メモリＩ／Ｆ部７０１がラインバッファメモリ２０４へのデータの書き込み、およびそこからのデータの読み出しを制御する。メモリＩ／Ｆ部７０２がラインバッファメモリ２０５へのデータの書き込み、およびそこからのデータの読み出しを制御する。メモリＩ／Ｆ部７０３が位置調整処理用バッファメモリ２０６へのデータの書き込み、およびそこからのデータの読み出しを制御する。なお、メモリＩ／Ｆ部以外の部分は、図１に示すものと同じである。

この態様によれば、各バッファメモリを専用のインターフェース回路を介して制御することができるので、データの書き込みおよび読み出しを高速化することができる。

４．第４の実施形態
図１には、画像処理用ＡＳＩＣ１を一つ備えたカラー複写機１００の例が示されているが、より高品質な印刷を行う機種として、画像処理用ＡＳＩＣ１を複数備えたカラー複写機を挙げることができる。この際、複数の画像処理用ＡＳＩＣ１のそれぞれにおいて、図２に示した構成、および図４〜６に示す動作を実行することができる。

５．他の実施形態
図２に示す画像処理用ＡＳＩＣ１（１０２）の基本構造およびその基本動作は、複写機以外に、プリンタ（印刷機）、ＦＡＸ、これらの機器の機能を兼ね備えた複合機に利用することができる。

また、本発明は、画像処理用ＡＳＩＣを搭載したコンピュータに適用することもできる。この場合、画像処理部１（２０１）、画像処理部２（２０２）および画像処理部３（２０３）等で行われる処理の内容を当該コンピュータで行う画像処理の内容に合わせたものとすればよい。

本発明は、ＣＰＵと画像処理用のＡＳＩＣを備えた電子機器に利用することができる。また、この電子機器に利用される画像処理用ＡＳＩＣに利用することができる。具体的には、プリンタ、ＦＡＸ、カラー複写機、これらの複合機、各種コンピュータ機器に本発明を利用することができる。

発明を利用したカラー複写機の概要を示すブロック図である。 発明を利用した画像処理用ＡＳＩＣの概要を示すブロック図である。 図１に示す画像出力部１０６の概要を示す概念図である。 システムの起動時における処理の内容を示すフローチャートである。 低消費電力モードの設定時における処理の内容を示すフローチャートである。 低消費電力モードからの復帰時における処理の内容を示すフローチャートである。 発明を利用した画像処理用ＡＳＩＣの概要の他の一例を示すブロック図である。

符号の説明

１００…カラー複写機、３００…感光ドラム、３０１…ロータリー現像装置、３１…Ｙ(Yellow)現像器、３２…Ｍ(Magenta)現像器、３３…Ｃ(Cyan)現像器、３４…Ｋ(black)現像器、３０２…ＲＯＳ(raster optical scanner)、３０２ａ…レーザ照射装置、３０２ｂ…走査光学系、３０３…転写ベルト、３０４…１次転写ローラ、３０５ａ…２次転写ローラ、３０５ｂ…２次転写ローラ、３０６…搬送経路。

Claims (10)

1. ＣＰＵと、
   画像処理用ＡＳＩＣと
   を備え、
   前記画像処理用ＡＳＩＣは、
   画像処理手段と、
   前記画像処理手段で処理するデータを一時的に記憶するメモリと、
   このメモリに対するデータの書き込みおよび読み出しを制御するメモリコントロール手段と
   を備え、
   前記画像処理手段における画像処理が行われていない状態において、前記メモリコントロール手段は、前記ＣＰＵを前記メモリにアクセス可能にし、前記メモリを前記ＣＰＵのワーキングエリアとして利用可能にすることを特徴とする画像形成装置。
2. 前記画像処理用ＡＳＩＣの下位の処理を行う第２の画像処理用ＡＳＩＣと、
   この第２の画像処理用ＡＳＩＣへのパラメータの設定処理を制御するパラメータ設定制御手段と
   を更に備え、
   前記第２の画像処理用ＡＳＩＣのパラメータの設定において、
   前記パラメータは前記メモリに一旦記憶され、その後に前記パラメータ設定制御手段によって前記第２の画像処理用ＡＳＩＣに書き込まれることを特徴とする請求項１に記載の画像形成装置。
3. 前記パラメータ設定制御手段は、前記一旦記憶されたパラメータに対する演算処理を行う機能を備えることを特徴とする請求項２に記載の画像形成装置。
4. 前記第２の画像処理用ＡＳＩＣへの電力供給を停止する節電モードを備え、
   前記節電モードにおいて、前記第２の画像処理用ＡＳＩＣに対して設定されていたパラメータを前記メモリに退避させることを特徴とする請求項２または３に記載の画像形成装置。
5. 感光体と、
   この感光体に潜像を形成する露光用走査手段と、
   画像出力部と
   を更に備え、
   前記第２の画像処理用ＡＳＩＣが前記露光用走査手段の制御を行うことを特徴とする請求項２〜４のいずれかに記載の画像形成装置。
6. 画像処理手段と、
   前記画像処理手段で処理するデータを一時的に記憶するメモリと、
   このメモリに対するデータの書き込みおよび読み出しを制御するメモリコントロール手段と
   を備え、
   前記画像処理手段における画像処理が行われていない状態において、前記メモリコントロール手段は、前記ＣＰＵを前記メモリにアクセス可能にし、前記メモリを外部のＣＰＵのワーキングエリアとして利用可能にすることを特徴とする画像処理用ＡＳＩＣ。
7. ＣＰＵと、
   画像処理手段、この画像処理手段で処理するデータを一時的に記憶するメモリ、およびこのメモリに対するデータの書き込み／読み出しを制御するメモリコントロール手段を備えた画像処理用ＡＳＩＣと
   を備えた画像形成装置の動作方法であって、
   前記画像処理手段における画像処理が行われていない状態において、前記ＣＰＵが前記メモリコントロール手段を介して前記メモリにアクセスし、前記メモリをワーキングエリアとして利用して所定の処理を実行するステップを備えることを特徴とする画像形成装置の動作方法。
8. 画像処理手段と、この画像処理手段で処理するデータを一時的に記憶するメモリと、このメモリに対するデータの書き込みおよび読み出しを制御するメモリコントロール手段と
   を備えた画像処理用ＡＳＩＣの動作方法であって、
   前記画像処理手段における画像処理が行われていない状態において、前記メモリコントロール手段を介して外部のＣＰＵを前記メモリにアクセスさせ、前記メモリを前記ＣＰＵのワーキングエリアとした機能させるステップを備えることを特徴とする画像処理用ＡＳＩＣの動作方法。
9. ＣＰＵと、
   画像処理手段、この画像処理手段で処理するデータを一時的に記憶するメモリ、およびこのメモリに対するデータの書き込み／読み出しを制御するメモリコントロール手段を備えた画像処理用ＡＳＩＣと
   を備えたコンピュータシステムに読み取らせて実行させる動作プログラムであって、
   前記画像処理手段における画像処理が行われていない状態において、前記ＣＰＵが前記メモリコントロール手段を介して前記メモリにアクセスし、前記メモリをワーキングエリアとして利用するステップを備えることを特徴とするプログラム。
10. 画像処理手段と、この画像処理手段で処理するデータを一時的に記憶するメモリと、このメモリに対するデータの書き込みおよび読み出しを制御するメモリコントロール手段とを備えた画像処理用ＡＳＩＣに読み取らせて実行させる動作プログラムであって、
    前記画像処理手段における画像処理が行われていない状態において、外部のＣＰＵが前記メモリコントロール手段を介して前記メモリにアクセスし、前記メモリをワーキングエリアとして利用するステップを備えることを特徴とするプログラム。

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