JPS622684Y2 - - Google Patents

Description

【考案の詳細な説明】 本案は、あらかじめ組まれたプログラムに基ず
いて実行される所定のルーチンが周期的に処理さ
れる演算処理装置例えば、マイクロコンピユータ
などの改良に関する。

周知のようにこの種の装置は、一定のプログラ
ムに従つて周期的な演算処理を行なう際、ノイズ
などの何らかな理由により誤動作を起し、正しい
処理をしなくなることがある。このような処理の
乱れを暴走というが、このような場合一般に演算
処理装置（以下単にCPUと称する）をリセツト
して電源投入時の状態に復帰せしめ、初期状態に
プログラムの処理実行のやりなおしをさせる。

したがつて、本案の目的はこのようなCPUの
ソフトの暴走を検知して、CPUにリセツトをか
ける簡便な装置を提供する点にある。

本案の特徴は、CPUの外部から割り込みリク
エストが周期的にかけられることによつてCPU
はセツト並びにリセツトフラツグパルスを作成し
て出力し、このようなサブルーチンをメインルー
チンに対して割り込みをかけて処理するようにあ
らかじめプログラムに組み込み、メインルーチン
の暴走とともにこのサブルーチンの処理が停止す
ることを検知し、これによつてCPUにリセツト
をかける点にある。

以下、このような本案を実施例装置に従つて説
明する。第１図において１はタイマ回路で、第２
図イに示すような一定の周期で繰返しパルスを生
成するパルス発生回路により構成される。このパ
ルスはCPU２に対し割り込みリクエスト信号と
して端子INTに与えられる。CPU２はあらかじめ
組まれるプログラムの中に、この割り込みリクエ
スト信号に応答して端子２１，２２からそれぞれ
セツトフラツグパルス並びにリセツトフラツグパ
ルスを出力するように指令するサブルーチンが組
み込まれている。このサブルーチンは割り込みリ
クエストがかけられると直ちに端子２１からセツ
トフラツグパルスを出力し、その後適宜時間をお
いて端子２２からリセツトフラツグパルスを出力
するように組まれている。またこのサブルーチン
はメインルーチンに対して割り込み処理される。
３は周知のＲ−Ｓフリツプフロツプで、CPU２
の端子２１，２２のそれぞれから出力されるセツ
ト・リセツトフラツグパルスによつて、その端
子の出力信号が反転される。４は遅延回路で、タ
イマ回路１から供給される割り込みリクエスト信
号に応答して、CPU２がセツトフラツグパルス
を出力するまでの処理時間のタイミングをとるた
め、この処理時間以上の遅延時間Ｔをもつように
設定され、第２図イに示す割り込みリクエスト信
号を第２図ニに示すように遅延して出力する。５
はアンドゲートで、この遅延された割り込みリク
エスト信号が与えられるタイミングでゲートを開
閉し、上述のＲ−Ｓフリツプフロツプ３の端子
の“Ｈ”または“Ｌ”のいずれかの出力モードを
チエツクする。CPU２のＲはリセツト端子で、
ここでは入力条件が“Ｈ”のときにリセツトをか
けるように設定されている。したがつて、CPU
２はアンドゲート５のゲートが開かれていると
き、Ｒ−Ｓフリツプフロツプ３の端子の出力信
号が“Ｈ”の第１出力モードになるとリセツトさ
れ、出力信号が“Ｌ”の第２出力モードのときに
はリセツトがかからない。その結果、アンドゲー
ト５は“Ｈ”の第１出力モードのみをチエツクし
ていることとなる。ここで第２図ロはCPU２の
端子２２から出力されるリセツトフラツグパルス
を示し、ハはＲ−Ｓフリツプフロツプ３の端子
の出力信号を示し、ニはＲ−Ｓフリツプフロツプ
３の端子の出力信号が第１出力モードのときの
みアンドゲート５から出力されるリセツトパルス
を示すものである。

以上のような構成の本案装置においてソフトの
暴走がなく、CPU２が正常な処理の実行を行な
つているときには、定期的に割り込みリクエスト
がタイマ回路１よりCPU２に対してかけられる
ことによつて、定期的にセツト・リセツトフラツ
グパルスを作成して、Ｒ−Ｓフリツプフロツプ３
に供給する。すなわち、タイマ回路１は実質的に
割り込み指令回路を形成する。したがつて、Ｒ−
Ｓフリツプフロツプ３は第２図ハに示すようにそ
の端子の出力信号を第１出力モードから第２出
力モードに定期的に反転する。このとき、遅延さ
れた割り込みリクエスト信号はＲ−Ｓフリツプフ
ロツプ３の端子の出力信号が第２出力モードの
とき、アンドゲート５に対してそのゲートを開く
ようなタイミングで与えられる。その結果、
CPU２のリセツト端子Ｒには第２図ホに示すよ
うに、Ｒ−Ｓフリツプフロツプ３の第２出力モー
ド“Ｌ”が与えられ、CPU２のリセツトの入力
条件を否定する状態となる。したがつて、CPU
２は上述のようにソフト暴走がなく正常な処理実
行を行なつているときにはリセツトがかからな
い。

次に、ソフトの暴走が第２図破線Ａの時点で生
じたとすると、CPU２は第２図イに示す割り込
みリクエスト信号が端子INTに与えられても、端
子２１から出力するセツトフラツグパルス（図示
せず）を生成しない。その結果、Ｒ−Ｓフリツプ
フロツプ３はセツト状態に反転しないため、その
の出力モードは第２図ハに示すように第１出力
モードの“Ｈ”の状態が維持される。アンドゲー
ト５はＴ時間の遅延後、割り込みリクエスト信号
によつてそのゲートを開き、このＲ−Ｓフリツプ
フロツプ３の第１出力モードを検出する。このチ
エツクによつてアンドゲート５は第２図ホに示す
ような“Ｈ”のリセツトパルスをCPU２のリセ
ツト端子Ｒに与える。CPU２はこれによつてリ
セツトされ、電源投入時の状態に復帰して、初期
状態にプログラムの処理実行をやりなおす。

以上のようにして、本案によればCPUに対し
て定期的に割り込みをかけ、この割り込み処理が
正常に処理されているか否かを割り込みをかけた
タイミングよりも所定時間ずらしてチエツクする
ことにより、ソフトの暴走の有無を定期的に弁別
するものである。

本案は、以上のようにしてCPUのソフトによ
つて自からの暴走をチエツクし得る装置を比較的
簡単な構成の回路によつて実現でき、ソフトの組
み替えを行なつてもその対応が容易になる。

【図面の簡単な説明】

第１図は本案の一実施例装置の構成を示すブロ
ツク回路図、第２図は第１図装置の要部の波形図
である。 １……割り込み指令回路、２……演算処理装
置、３……フリツプフロツプ、４……遅延回路、
５……ゲート回路、Ｒ……リセツト端子。

Claims (1)

1. 【実用新案登録請求の範囲】 所定のプログラムに従つて演算処理手順を規定
   したメインルーチンに対し、サブルーチンの割り
   込みをかけるための割り込みリクエスト信号を一
   定の周期で生成する割り込み指令回路と、 前記割り込みリクエスト信号を所定の時間遅延
   させて出力する遅延回路と、 前記割り込みリクエスト信号に応答して前記サ
   ブルーチンを実行することによつて、前記割り込
   みリクエスト信号を含む前記所定の遅延時間以上
   の時間差をもつ一対の先行と後行のフラツグパル
   スを出力する演算処理装置と、 前記一対のフラツグパルスのうち先行のフラツ
   グパルスによつてセツトされ、後行のフラツグパ
   ルスによつてリセツトされるフリツプフロツプ
   と、 前記遅延回路により遅延された割り込みリクエ
   スト信号によつてゲートが開かれ、この間に前記
   フリツプフロツプの出力信号を通過するゲート回
   路と、 前記ゲート回路を通過した前記出力信号が前記
   フリツプフロツプのリセツト状態における出力モ
   ードのときのみ、前記演算処理装置は前記メイン
   ルーチンの処理を初めから実行されるように制御
   するリセツト端子とを有する演算処理装置の暴走
   検知および復帰装置。