JPH0222753A - マイクロコンピュータシステム - Google Patents
マイクロコンピュータシステムInfo
- Publication number
- JPH0222753A JPH0222753A JP63172990A JP17299088A JPH0222753A JP H0222753 A JPH0222753 A JP H0222753A JP 63172990 A JP63172990 A JP 63172990A JP 17299088 A JP17299088 A JP 17299088A JP H0222753 A JPH0222753 A JP H0222753A
- Authority
- JP
- Japan
- Prior art keywords
- board
- cpu
- signal
- transfer response
- response signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims abstract description 21
- 230000006870 function Effects 0.000 claims description 4
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータ通信機能、または周辺装置に対するイン
ターフェース制御機能を有するマイクロコンピュータシ
ステムに関する。。
ターフェース制御機能を有するマイクロコンピュータシ
ステムに関する。。
（従来の技術）
従来、マイクロコンピュータシステムにおいて、Ｃ、Ｐ
ＵボードがＩ／Ｏボードとの間でデータの授受をする
場合、Ｉ／Ｏボードのアクセスタイムは個々に異なって
いる１、このため、タイミングをそろえる必要がある。
ＵボードがＩ／Ｏボードとの間でデータの授受をする
場合、Ｉ／Ｏボードのアクセスタイムは個々に異なって
いる１、このため、タイミングをそろえる必要がある。
まず、ＣＰＵボードは必要なＩ／Ｏボードを選択するた
めセレクト信号を出力し、内部処理を停止する。。
めセレクト信号を出力し、内部処理を停止する。。
セレクト信号を受けとると、Ｉ／Ｏボードはアクセスを
開始する、。
開始する、。
次に、データ転送が可能になると、工／Ｏボードは転送
応答信号を出力する。転送応答信号を受けると、ＣＰＵ
ボードは内部処理を再開し、ＣＰＵボードと”Ｉｔ／Ｏ
ボードとの間でデータを転送する。。
応答信号を出力する。転送応答信号を受けると、ＣＰＵ
ボードは内部処理を再開し、ＣＰＵボードと”Ｉｔ／Ｏ
ボードとの間でデータを転送する。。
（発明が解決しようとする課題）
上述した従来のマイクロコンピュータシステムにおいて
は、ＣＰＵボードからセレクト信号を出力し念後、Ｉ／
Ｏボードからの転送応答信号を受けない限り、ＣＰＵボ
ードの内部処理が再開されない、。
は、ＣＰＵボードからセレクト信号を出力し念後、Ｉ／
Ｏボードからの転送応答信号を受けない限り、ＣＰＵボ
ードの内部処理が再開されない、。
いま、仮に対象とするＩ／Ｏボードがランクから取外さ
れていたならば、転送応答信号がＣＰＵボードによって
受取られない１．このなめ、ＣＰＵボードの内部処理が
再開されないという欠点がある。。
れていたならば、転送応答信号がＣＰＵボードによって
受取られない１．このなめ、ＣＰＵボードの内部処理が
再開されないという欠点がある。。
本発明の目的は、ＣＰＵボードからＩ／Ｏボードへのセ
レクト信号によりタイマ回路を起動し、Ｉ／Ｏボードか
らＣＰＵボードへの転送応答信号によりこれを停止させ
、タイマ回路からのタイムアウト出力をラッチしてＩ／
Ｏボードからの転送応答信号とともにマイクロプロセサ
のレディ信号として使用することＫより上記欠点を除去
し、工／Ｏゲートがラックから取外されていてもＣＰＵ
ボードの内部処理が再開できるように構成したマイクロ
コンピュータシステムを提供することにある。。
レクト信号によりタイマ回路を起動し、Ｉ／Ｏボードか
らＣＰＵボードへの転送応答信号によりこれを停止させ
、タイマ回路からのタイムアウト出力をラッチしてＩ／
Ｏボードからの転送応答信号とともにマイクロプロセサ
のレディ信号として使用することＫより上記欠点を除去
し、工／Ｏゲートがラックから取外されていてもＣＰＵ
ボードの内部処理が再開できるように構成したマイクロ
コンピュータシステムを提供することにある。。
（課題を解決するなめの手段）
本発明によるマイクロコンピュータシステムは、ＣＰＵ
およびメモリを搭載してシステムを制御するためのＣＰ
Ｕボードと、周辺装置インターフェース制御機能をボー
ドごとに分解してインターフェースを実行するためのＩ
／Ｏボードと、各ボード間で信号を授受するためのバス
とを備えて構成したものであって、ＣＰＵボードはタイ
マ回路と、ラッチ回路とをル備して構成したものである
。。
およびメモリを搭載してシステムを制御するためのＣＰ
Ｕボードと、周辺装置インターフェース制御機能をボー
ドごとに分解してインターフェースを実行するためのＩ
／Ｏボードと、各ボード間で信号を授受するためのバス
とを備えて構成したものであって、ＣＰＵボードはタイ
マ回路と、ラッチ回路とをル備して構成したものである
。。
タイマ回路は、Ｉ／Ｏボードへのセレクト（Ｍ号により
起動し、Ｉ／Ｏボードからの転送応答信号だより停止し
て経過時間をカウントするためのものである。。
起動し、Ｉ／Ｏボードからの転送応答信号だより停止し
て経過時間をカウントするためのものである。。
ラッチ回路は、タイマ回路からのタイムアット出力を転
送応答信号とともにＣＰＵのレディ信号入力端子に加え
るとともに、タイムアウト出力をラッチする九めのもの
である。Ｊ （実施例） 次だ１本帛明について図面を参照して説明する。
送応答信号とともにＣＰＵのレディ信号入力端子に加え
るとともに、タイムアウト出力をラッチする九めのもの
である。Ｊ （実施例） 次だ１本帛明について図面を参照して説明する。
第１図は、本発明によるマイクロコンピュータシステム
の一実施例を示すブロック図である。。
の一実施例を示すブロック図である。。
第１図において、１はＣＰＵボード、２はＣＰＵ、３は
ラッチ回路、４はタイマ回路、５は工／Ｏボードである
。。
ラッチ回路、４はタイマ回路、５は工／Ｏボードである
。。
ＣＰＵボード１とＩ／Ｏボード５との間でデータ転送を
行なうなめには、まず、ＣＰＵ２は信号線６を介して該
当するＩ／Ｏボード５にセレクト信号を出力し、内部処
理を停止する。、Ｉ／Ｏボード５がセレクト信号を受取
ると、Ｉ／ＯボードＳはアクセスを開始する、。
行なうなめには、まず、ＣＰＵ２は信号線６を介して該
当するＩ／Ｏボード５にセレクト信号を出力し、内部処
理を停止する。、Ｉ／Ｏボード５がセレクト信号を受取
ると、Ｉ／ＯボードＳはアクセスを開始する、。
次に、データ転送が可能になると、Ｉ／Ｏボード５は転
送応答信号を信号線Ｂ上に出力するｒｈ ＣＰＵボード
１の内部に置かれた０ＰＵ２のレディ信号入力端子によ
って信号線８上の転送応答信号を検出すると、ＣＰＵ２
の内部処理を再開して工／ＯボードＳとの間でデータ転
送を行なう、。
送応答信号を信号線Ｂ上に出力するｒｈ ＣＰＵボード
１の内部に置かれた０ＰＵ２のレディ信号入力端子によ
って信号線８上の転送応答信号を検出すると、ＣＰＵ２
の内部処理を再開して工／ＯボードＳとの間でデータ転
送を行なう、。
ＣＰＵボード１に置かれたカウンタ回路４は、信号線６
上のセレクト信号により起動し、信号線８上の転送応答
信号だより停止する、。
上のセレクト信号により起動し、信号線８上の転送応答
信号だより停止する、。
いま、仮に転送応答信号がＣＰＵ２の基本クロックの数
クロック間だ検出されなか場合には、タイマ回路４から
ＣＰＵ２のレディ信号端子へＴＯＵＴ信号が出力され、
ＣＰＵ２の内部処理が再開される、。
クロック間だ検出されなか場合には、タイマ回路４から
ＣＰＵ２のレディ信号端子へＴＯＵＴ信号が出力され、
ＣＰＵ２の内部処理が再開される、。
さらに、タイマ回路４によってＴＯＵＴ信号が出力され
ると、ラッチ回路４によってラッテされ、ＣＰＵ２によ
って内部処理が再開され六ときＫＴＯＵＴ信号が発生し
たことを参照できる。。
ると、ラッチ回路４によってラッテされ、ＣＰＵ２によ
って内部処理が再開され六ときＫＴＯＵＴ信号が発生し
たことを参照できる。。
（発明の効果）
以上説明したように本発明は、Ｉ／Ｏボードからの転送
応答信号がＣＰＵボードで受付けられなくても、ＣＰＵ
ボード内のタイマ回路でＣＰＵのレディ信号入力端子へ
転送応答信号の代りにＴＯＵＴ信号を出力することによ
り、ＣＰＵの内部処理は停止することがないという効果
があイ、。
応答信号がＣＰＵボードで受付けられなくても、ＣＰＵ
ボード内のタイマ回路でＣＰＵのレディ信号入力端子へ
転送応答信号の代りにＴＯＵＴ信号を出力することによ
り、ＣＰＵの内部処理は停止することがないという効果
があイ、。
第１図は、本発明によるマイクロコンピュータシステム
の一実施例を示すブロック図である。。 １・・・ＣＰＵボード ２ φ ・ ３ ・ ・ ４ ・ ・ Ｓ ・ ・ ６〜９ ・ ＣＰＵ ０ラッチ回路 ・タイマ回路 、工／Ｏボード ・・・信号線
の一実施例を示すブロック図である。。 １・・・ＣＰＵボード ２ φ ・ ３ ・ ・ ４ ・ ・ Ｓ ・ ・ ６〜９ ・ ＣＰＵ ０ラッチ回路 ・タイマ回路 、工／Ｏボード ・・・信号線
Claims (1)
- ＣＰＵおよびメモリを搭載してシステムを制御するため
のＣＰＵボードと、周辺装置インターフェース制御機能
をボードごとに分割してインターフェースを実行するた
めのＩ／Ｏボードと、前記各ボード間で信号を授受する
ためのパスとを備えて構成したマイクロコンピュータシ
ステムにおいて、前記ＣＰＵボードは前記Ｉ／Ｏボード
へのセレクト信号により起動し、前記Ｉ／Ｏボードから
の転送応答信号により停止して経過時間をカウントする
ためのタイマ回路と、前記タイマ回路からのタイムアウ
ト出力を前記転送応答信号とともに前記ＣＰＵのレディ
信号入力端子に加えるとともに前記タイムアウト出力を
ラッチするためのラッチ回路とを具備して構成したこと
を特徴とするマイクロコンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63172990A JPH0222753A (ja) | 1988-07-12 | 1988-07-12 | マイクロコンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63172990A JPH0222753A (ja) | 1988-07-12 | 1988-07-12 | マイクロコンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0222753A true JPH0222753A (ja) | 1990-01-25 |
Family
ID=15952134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63172990A Pending JPH0222753A (ja) | 1988-07-12 | 1988-07-12 | マイクロコンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0222753A (ja) |
-
1988
- 1988-07-12 JP JP63172990A patent/JPH0222753A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08234811A (ja) | ウォッチドッグタイマロックアップ防止回路 | |
| JPH0222753A (ja) | マイクロコンピュータシステム | |
| JP2624388B2 (ja) | Ｄｍａ装置 | |
| JPS629418A (ja) | タイマ制御方式 | |
| JPH05282244A (ja) | 情報処理装置 | |
| JP2003122600A (ja) | ウォッチドッグタイマ装置 | |
| JPS622684Y2 (ja) | ||
| JPS61245242A (ja) | 割り込み入力回路 | |
| JPH01136251A (ja) | 自己診断方式 | |
| JPS5924364A (ja) | プロセス同期回路 | |
| JP2705311B2 (ja) | マイクロコンピュータ | |
| JP2577613Y2 (ja) | 情報処理装置 | |
| JPS62172441A (ja) | マルチｃｐｕシステムの暴走検出装置 | |
| JPH0341542A (ja) | 周辺制御装置 | |
| JPS5920029A (ja) | センサ−信号取込装置 | |
| JPH0248762A (ja) | コンピュータ・システム | |
| JPH04344551A (ja) | 情報処理装置における受信可否識別方式 | |
| JPH0142017B2 (ja) | ||
| JPS59177640A (ja) | デ−タ受信方式 | |
| JPS62239238A (ja) | ブレ−ク回路 | |
| JPH05342154A (ja) | バスサイクル延長方式 | |
| JPS60258627A (ja) | マイクロコンピユ−タ装置 | |
| JPH04242413A (ja) | マイクロコンピュータ | |
| JPH0670768B2 (ja) | 電源投入制御方式 | |
| JPS59170933A (ja) | プリンタにおける入力デ−タ制御装置 |